DSP专用高速乘法器的设计

介绍了一种DSP专用高速乘法器的设计方法.该乘法器采用了最优化Booth编码算法,降低了部分乘积的数目,采用Wallace Tree最优化的演算法和快速超前进位加法器来进一步提高电路的运算速度.该乘法器在一个时钟周期内可以完成16位有符号/无符号二进制数乘法运算和复乘运算,在slow corner下最高频率可达220MHz以上.本乘法器是一DSP内核的专用乘法单元,整个设计简单高效.     

基于低功耗设计的改进型压缩树VLSI架构

本文基于并行乘法器中两种传统的部分积压缩树的电路架构的分析，运用分类压缩的观点，提出一种改进型低功耗压缩树的电路架构，给出了该方法的两种VLSI电路实现。经过地址分析表明，与传统的压缩电路相比，该两种改进型的电路结构的功耗分别降低了6％和19％。     

高速MAC单元的设计

本文介绍一个高性能的17位乘17位加40位的乘加单元(MAC)的设计，通过将被加数作为乘法器的一个部分积参与到部分积加法阵列中来完成整个乘加运算，大幅度地提高了MAC单元的性能，在乘法器的设计中采用了改进的Booth编码技术，并且通过添加特定的部分积来避免部分积的符号位扩展和部分积产生单元中的加法操作，缩短了乘法器中关键路径的长度，最后利用HDL对设计进行描述，结合ASIC工艺库进行了综合以及资源和时延分析。     

32×32高速乘法器的设计与实现

设计并实现了一种32×32高速乘法器.本设计通过改进的基4 Booth编码产生部分积,用一种改进的Wallace树结构压缩部分积,同时采用一种防止符号扩展的技术有效地减小了压缩结构的面积.整个设计采用Vetilog HDL进行了结构级描述,用SIMC 0.18μm标准单元库进行逻辑综合.时间延迟为4.34 ns,系统时钟频率可达230 MHz.     

一种千万门FPGA芯片中DSP硬核的设计

提出了一种千万门FPGA芯片中DSP硬核的设计。基于SMIC 65 nm CMOS工艺,以全定制技术设计实现了一个高性能的DSP硬核。DSP硬核主要包括输入输出逻辑、乘法器、XYZ选择器和模式控制单元、加法器等部分。为了提高DSP硬核的速度、面积和功耗等性能指标,采用了多种技术。通过2阶Booth编码设计,减小了50%的部分积数量;通过符号位扩展优化算法,大大减少了部分积符号扩展位,相应减少了逻辑资源和功耗;通过多种压缩器,减小了部分积加法路径上的延时,提高了乘法运算速度;通过超前进位加法器,提高了加法器运算速度。对DSP硬核进行仿真验证,并对千万门FPGA芯片进行测试。结果表明,该DSP硬核的功能和性能指标符合设计要求。     

DSP中MAC的微系统结构设计

在实际的高性能定点数字信号处理器(DSP)设计过程中，往往需要设计一个功能复杂的乘累加器。也就是说，乘累加器不光是要同时完成通常所见的带符号数和无符号数的乘加及乘减运算，而且还需要同时完成整数乘加和小数乘加运算，无偏差的舍入运算，饱和等功能。另外，为了解决DSP中数据相关的问题，往往要求乘累加器在单拍完成所有的这些运算，因此很难找到一个高速度低成本的实现方案。文章首先给出了通常的高性能定点DSP中乘累加器所需要完成的功能需求，然后提出并实现了一个16位高性能乘累加器，将其所需要完成的上述各种功能巧妙地整合起来在单拍内完成，而完成所有上述功能只需要3级4：2压缩和一次超前进位的加法运算。该乘累加器采用0．35μm工艺实现，已经嵌入到数字信号处理器中并已经成功应用于实际的工程项目。     

一种高压缩Wallace树的快速乘法器设计

介绍了一种32位有符号/无符号乘法器.该乘法器采用改进的Booth编码减少了部分积个数,并通过符号扩展的优化,减少中间资源消耗,对部分积进行统一的符号操作,简化了程序设计的复杂性.采用了7:2压缩结构的Wallace树及64位Brent Kung树结构超前进位加法器,有效地提高了乘法器计算速度.整个设计采用Verilog语言编写,通过Modelsim仿真验证设计功能的正确性.采用Synopsys的Design Compiler进行基于SMIC的0.18微米标准库的综合并得到性能参数.     

一种支持无符号数的流水线乘法器

文章介绍了一种32×32位的乘法器设计方案。该乘法器采用了改进的Booth算法,增加对无符号数乘法的支持,简化了部分积的符号扩展,使电路结构简洁清晰;使用(4,2)计数器实现Wallace树提高了部分积的归约性能;应用了流水线技术并且具有完整的控制接口。该设计综合考虑了一个高性能通用CPU对定点乘法的要求,作为某CPU定点部件的一部分,在FPGA和ASIC上得到验证。     

基于Booth算法的32位流水线型乘法器设计

为了减少乘法指令在保留站中的等待时间,设计了一款32位流水线型乘法器,该乘法器将应用于作者设计的一款超标量处理器中.该乘法器应用了改进型的booth编码算法,对部分积生成电路进行了优化,并采用了4-2压缩器与3-2压缩器相结合的Wallace树型结构对部分积进行压缩,最后再根据各级的延迟,在电路中插入了流水线寄存器,使其运算速度得到了提高.该乘法器使用GSMC 0.18μm工艺进行综合.经过仿真验证,该乘法器大大减少了在保留站中等待执行的乘法指令的完成时间,使每个时钟周期都有一条新的乘法指令被发送至乘法器进行运算.     

CDPD系统MAC协议的DSP实现

ＣＤＰＤ（蜂窝数字分组数据）系统是叠加在模拟蜂窝移动电话网上的数据通信系统。为了很好地利用移动信道,ＣＤＰＤ系统有一个功能复杂的ＭＡＣ（媒质接入控制）层,在一片ＤＳＰ（数字信号处理器）止实现了ＭＡＣ层的功能,介绍了在ＤＳＰ芯片实现该层协议的设计思想和方法。     

基于DSP芯片的指纹鉴定系统的设计实现

本文采用FPS200指纹传感器设计实现了一种基于TMS320VC5409 DSP芯片的指纹鉴定系统,文中详细的介绍了系统的硬件结构方案和算法思路.     

基于DSP的工业缝纫机控制系统设计

提出了一种基于DSP的工业缝纫机伺服控制系统方案,重点介绍了工业缝纫机控制系统的控制器、驱动器、编码器、机头同步信号定位器的设计及典型应用电路.实践证明该方案在缝纫机针位控制的快速性与准确性及系统的可靠性方面取得了令人满意的控制效果.     

基于DSP的电脑鼠系统设计

本文设计了一种基于DSP的微型机器人-电脑鼠系统。通过对车体速度和方向进行控制,使电脑鼠顺利穿越迷宫到达终点并顺利返回起点。实践证明,该系统能完全实现自主控制,抗干扰能力强,稳定性好。     

基于DSP的语音实时变速系统设计

基于DSP的语音实时变速系统具有键盘控制功能和语音录放功能,而且具有高速、通用、灵活的特点.     

分数阶混沌系统的DSP Builder设计方法

为了克服模拟电路分数阶混沌系统设计易受外界条件影响,提出了一种基于DSP Builder设计分数阶混沌系统的方法.以分数阶Jerk系统为例,采用一种数字差分算法设计混沌系统,分析了分数阶混沌系统的动力学特性.仿真结果表明,分数阶混沌系统的DSP Builder设计方法是一种有效的分析方法,这为分数阶混沌系统的数字设计提供了新的思路.     

32位DSP乘法器分析与设计

衡量DSP(数字信号处理器)芯片性能的一个重要指标是单位时间内能够完成乘累加操作的数量。乘累加速度的增加就会使得DSP芯片运算速度增加。因此,通过对数据通路中的乘法器进行各种设计分析,得出适合32位浮点DSP结构的乘法器,为得到较优的乘累加设计奠定了基础。     

采用DSP处理器的甚高频全向信标/仪表着陆系统标准信号源

甚高频全向信标/仪表着陆系统标准信号源中,需要进行复杂低频信号的合成.较为详细地阐述了系统采用DSP处理器实现复杂信号合成的原理,即通过利用DSP处理器内部丰富的硬件资源,采用DDS的技术原理,在DSP内部构建DDS的框架电路;并利用DSP内部各单元灵活的可编程特性,使内建的DDS各电路可以分时复用.信号合成时首先使用DDS技术分时合成单一信号,然后再通过数据相加的办法,合成所需的复杂信号.信号合成过程中发挥DDS、DSP的技术优势,同时实现了信号的调幅、调频,高精度相位、幅度预置.最后通过高精度D/A转换器实现信号的模拟输出.最后以电路实际输出的合成信号的波形图与实测结果的形式.验证了所讲述原理的正确性.     

基于DSP的USB数据传输系统设计

数字信号处理器(DSP)在高速运算上有着不可比拟的优势,但数字信号处理的数据量庞大,需要一种非常方便,快捷的接口实现与计算机的数据传输.在CT图像重建系统设计中,提出一种基于DSP和USB的高速数据传输方案,该方案采用CYPRESS的CY7C68001作为USB收发控制芯片,并使用TI的高性能DSP芯片TMS320C6416作为微处理器控制芯片,利用两者的速度优势,通过C语言编写通信程序,实现了DSP与PC机之间的高速数据传输,从而使得大量图像数据能够快速、实时的存储、处理.     

基于DSP的自动指纹识别系统的设计实现

本文采用FPS200指纹传感器设计实现了一种基于TMS320VC5416和CPLD的指纹识别系统,详细介绍了系统的硬件、软件设计与调试方案。     

基于FPGA的以太网MAC控制器的实现

以太网IEEE802.3协议根据LAN的特点,把数据链路层分成LLC(逻辑链路控制)和MAC(介质访问控制)两个子层.MAC层协议作为数据帧收发的基础,是以太网技术的核心,主要负责上层数据和物理层的数据流量控制和数据流的检测、校验工作.介绍了基于FPGA的10MHz/100MHz以太网MAC控制器的设计,整个设计用Verilog语言实现.自主设计开发验证板,使用Altera厂商的FPGA(EP1C20F400C8)并验证.