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基于静电放电(ESD)应力下深亚微米栅接地N型场效应晶体管(GGNMOS)二次击穿的物理特性,将建立的热击穿温度模型、热源模型与温度相关参数模型相结合,提出了一种新的电热模型,并进行了优化。基于这些模型,可仿真出器件的二次击穿电流值It2(GGNMOS的失效阈值),进而模拟出GGNMOS全工作区域的VD-ID曲线。对两种不同的GGNMOS样品进行模拟仿真,将得到的结果与TLP(传输线脉冲)实验测试的结果相比较,证实了模型的可行性。利用该物理级模型,可快速评估GGNMOS的工艺、版图参数以及脉冲应力宽度对ESD鲁棒性的影响。 相似文献
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基于MEDICI仿真的ESD保护器件设计方法 总被引:1,自引:0,他引:1
文章讨论了用MEDICI作基于仿真的ESD保护电路设计方法.并以GGNMOS为例.给出了MEDICI仿真结果与实验数据的对照。结果表明此方法是一种有效仿真ESD保护电路在高温高电压大电流下特性的方法.可使ESD保护器件的设计周期缩短,成功率因此大大增加。 相似文献
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Contrary to general understanding,a test result shows that devices with a shorter channel length have a degraded ESD performance in the advanced silicided CMOS process.Such a phenomenon in a gate-grounded NMOSFET(GGNMOS) was investigated,and the current spreading effect was verified as the predominant factor. Due to transmission line pulse(TLP) measurements and Sentaurus technology computer aided design(TCAD) 2-D numerical simulations,parameters such as current gain,on-resistance and power density were discussed in detail. 相似文献
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当ESD事件发生时,栅极接地NMOS晶体管是很容易被静电所击穿的。NMOS器件的ESD保护机理主要是利用该晶体管的骤回特性。文章对NMOS管的骤回特性进行了详细研究,利用特殊设计的GGNMOS管实现ESD保护器件。文章基于0.13μm硅化物CMOS工艺,设计并制作了各种具有不同版图参数和不同版图布局的栅极接地NMOS晶体管,通过TLP测试获得了实验结果,并对结果进行了。分析比较,详细讨论了栅极接地NMOS晶体管器件的版图参数和版图布局对其骤回特性的影响。通过这些试验结果,设计者可以预先估计GGNMOS在大ESD电流情况下的行为特性。 相似文献
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当两个拥有不同电势的物体接触时,电势差会导致电荷流动,从而产生放电,这种现象称为静电放电(Electrostatic Discharge,ESD)。ESD所产生的瞬间高电压和大电流,会烧毁击穿半导体中的器件,最终导致整个半导体芯片永久性失效。随着硅基CMOS工艺技术的不断进步,由ESD引起的失效问题也随着特征尺寸的变小而日益严重。首先分析了几种常见的静电放电模式以及测试模型,随后基于SMIC公司0.18μm BCD工艺,在传统GGNMOS抗辐照ESD结构基础上进行优化,设计一款GGNMOS+RC Power Clamp抗ESD结构。经流片测试后,证明该款电路抗ESD能力强,且性能稳定。 相似文献
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本文对深亚微米工艺所引起的集成电路抗静电能力下降的原因和传统保护电路设计的缺陷进行了深入的阐述,从制造工艺、保护电路元件和保护电路结构三方面对深亚微米集成电路中的ESD 保护改进技术进行了详细论述 相似文献
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本文讨论了ESD保护器件GGNMOS(Gate Grounded NMOS)的栅长对其抗静电能力的影响,并用MEDICI进行仿真验证.基于仿真结果首次讨论了GGNMOS的栅长对其一次击穿电压、二次击穿电压和电流、导通电阻、耗散功率等的作用. 相似文献
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栅接地NMOS(GGNMOS)器件具有与CMOS工艺兼容的制造优势,广泛用于静电放电(ESD)保护。鉴于目前GGNMOS的叉指宽度、叉指数及金属布线方式等外部因素对ESD鲁棒性的影响研究较少,设计了不同的实验对此开展对比分析。首先,基于0.5μm Bipolar-CMOS-DMOS(BCD)工艺设计并制备了一系列GGNMOS待测器件;其次,通过传输线脉冲测试,分析了叉指宽度与叉指数对GGNMOS器件ESD失效电流(It2)的影响,结果表明,在固定总宽度下适当减小叉指宽度有利于提高It2;最后,比较了平行式与交错式两种金属布线方案对It2的影响,结果表明,平行式金属布线下GGNMOS器件的ESD鲁棒性更好。 相似文献
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栅长对SOI NMOS器件ESD特性的影响 总被引:1,自引:1,他引:0
采用TLP测试的方式,研究了不同栅长对栅接地SOI NMOS器件ESD(Electrostatic discharge,静电放电)特性的影响,结果发现栅长越大,维持电压VH越大,ESD二次击穿电流It2越大;其原因可能与薄硅层中的热分布有关。 相似文献
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提出了一种通过在电源线与地线之间加入外部电容以吸收ESD脉冲的新型集成电路ESD保护方法。分析了这种方法在提高产品ESD防护性能方面的可行性,并用TLP设备测量出了一0.1μF电容在吸收4A TLP ESD电流脉冲时电容两端电压随时间的变化曲线以及不同电容值电容吸收4A TLP ESD电流脉冲后的电压随电容变化曲线,理论分析及测试结果均表明这种ESD防护方法能在集成电路承受6000V HBM ESD脉冲时将VDD与GND之间的电压降钳位在0.5V以下。通过将此ESD防护方法应用在SOI微处理器产品和SOI静态随机存储器产品上,成功地将这两款产品的ESD防护能力从1000V提高到了3000V以上,验证了这种容性封装技术在ESD防护方面的优良性能。 相似文献