基于自适应比例积分控制的全数字锁相环

针对传统锁相环所存在的锁相范围窄、环路带宽和控制参数固定、以及提高锁相速度与减小稳态误差相互制约等问题,提出了一种新型带宽自适应全数字锁相环。该系统采用比例积分控制与自适应控制相结合的复合控制方式,其中自适应控制器可根据锁相过程的鉴频鉴相信息,自动调整数字滤波器的控制参数,实现对环路的实时控制。采用理论分析与硬件电路设计相结合的方法进行了系统设计,并用FPGA予以实现。系统仿真与硬件电路测试结果证实了设计方案的正确性。该锁相环的自由振荡频率可随输入信号频率的变化而改变,具有电路结构简单、锁相范围广、锁定速度快和稳态误差小等特点。     

自适应快速锁定全数字锁相环设计

针对传统数字锁相环锁相范围小、速度低、精度差等问题,提出了一种自适应快速锁定全数字锁相环(all digital phase-locked loop,ADPLL)。采用PI控制与自适应控制相结合的方法,根据输入相位误差及频率大小,自适应控制器自动改变PI参数,提高了锁相速度并保证了锁相精度;同时环路滤波器采用具有比例积分特性的数字环路滤波器,该环路滤波器易于进行线性描述,并可以保证整个锁相系统稳态静差小,有较小的输出抖动。对提出的锁相环进行理论分析,并采用Verilog HDL语言编写相关代码,采用QuartusⅡ和Modelsim软件进行联合仿真,仿真证明该数字锁相环锁相范围大、速度快、精度高。     

一种采用N先于M环路滤波器的全数字锁相环路的设计实现

介绍了一种采用N先于M环路滤波器的全数字锁相环的设计实现.这种全数字锁相环采用了N先于M环路滤波器,可以达到滤除噪声干扰的目的.文中讲述了这种全数字锁相环的结构和工作原理,提出了各单元电路的设计和实现方法,并给出了关键部件的VHDL代码,最后用FPGA予以实现.     

基于FPGA的多功能密码锁的设计

本文设计的基于FPGA的电子密码锁,具有记忆和修改6位密码、输入密码位数指示及防止多次试探密码等功能,与银行卡的原理和功能极其相似,使得密码锁的保密和安全性能进一步增强.最后,给出了在Quartus Ⅱ软件开发平台上实现密码锁各项功能的仿真图,并在FPGA芯片EP1K30TC144-3上通过了验证.     

基于FPGA的FSK信号的设计与实现

FSK在通信上有着广泛的应用,具有抗噪声性能好、可以异步传输、误码率低的优点。本文根据数字信号FSK调制的工作原理,在QuartusⅡ软件平台上应用VHDL进行编程仿真,进行了FSK调制的设计,并下载到FPGA芯片-CycloneⅡ EP2C35F672C8上进行了实现。     

基于FPGA的巴克码发生器与识别器的设计

文章先介绍了巴克码的特点与巴克码识别器的原理,接着在MAX+plusⅡ 10.0软件平台上,用VHDL语言设计了7位巴克码发生器与识别器,并对其进行了编译和时序仿真,最后又配置到可编程逻辑器件EP1K30TC144-3进行了验证。测试结果表明了该设计的有效性。     

一种从E1信号中提取时钟的全数字锁相环

提出了一种从 E1信号中提取时钟的全数字锁相环。采用半脉宽移动技术设计数控振荡器 (DCO) ,使输出时钟占空比的误差小于 4%。经实验证实 ,在输入信号的频率范围为 2 .0 4 8MHz± 90 ppm且抖动满足 ITU- T G.82 3的情况下 ,该电路完全可以用于从 E1信号中提取时钟。采用数字锁相环对系统集成大有好处。     

基于FPGA的全数字延时锁相环的设计

针对传统模拟延时锁相环锁相精度不高、锁相速度慢、集成度低等问题,提出一种全数字延迟锁相环,采用电子设计自动化技术进行设计,并通过QuartusⅡ软件予以编辑与分析。仿真结果表明,该延时锁相环能够快速锁定,并能达到很高的精度,且可移植性强,适用于多种应用领域如微处理器、存储器与通用IC     

基于FPGA的PDH通信二次群分接器设计

采用FPGA芯片10K30构建了一个PDH通信二次群分接器,可成功地从速率为8448Kbit/s的PDH通信二次群中捕获帧同步码并进行数据分流,还原为4路基群数据码流。给出了相应的硬件设计图以及部分VHDL源程序及仿真波形图。     

基于流水线结构的DDS多功能信号发生器设计

在应用FPGA进行DDS系统设计过程中,选择芯片的运行速度优化和资源利用优化常常是相互矛盾的,从发展趋势和运算要求看,系统速度指标的意义比面积指标更趋重要。基于此,介绍了一种流水线结构来优化传统的相位累加器,在QuartusⅡ开发环境下搭建系统模型、仿真及下载,并采用嵌入式逻辑分析仪分析和验证了实验结果。该系统可以完成多位频率控制字的累加,能够产生正弦波、方波和三角波,具有良好的实时性。     

一种快速全数字锁相环

本文根据突发式数字通信快速锁相要求,提出一种位同步信号提取的新的快速全数字锁相环方案.它比一般数字锁相环捕捉速度最大可以提高N/2倍,且环路的同步时间与量化相位误差的矛盾也得到了解决,因而环路精度也大有改善.本文主要以一阶环为例讨论位同步信号提取.     

基于双边沿触发计数器的低功耗全数字锁相环的设计

提出了一种低功耗、快速锁定全数字锁相环的设计方法。该文从消除因时钟信号冗余跳变而产生的无效功耗的要求出发,阐述了双边沿触发计数器的设计思想,提出了用双边沿触发计数器替代传统数字序列滤波器中的单边沿触发计数器的锁相环设计方案,以从降低时钟工作频率、减小工作电压和抑制冗余电路的开关活动性等方面降低系统的功耗;同时在环路中采用自动变模控制技术,以加快环路的锁定速度,减少相位抖动。最后采用EDA技术进行了该全数字锁相环的设计与实现,理论分析和实验结果表明其低功耗性、快速锁定性均有明显改善。     

基于FPGA的全数字锁相环设计与实现

针对模拟锁相环抗干扰能力差、可靠性不高,生产成本过高的弱点,采用Verilog编程语言,通过Quartus ii软件仿真,设计了一款基于FPGA的全数字锁相环。该锁相环能对输入数字信号进行快速地位同步时钟提取,并已经应用于以Altera公司生产的Cyclone iii系列FPGA芯片[1]为核心的软件无线电硬件平台的时钟同步提取当中。     

基于FPGA的全数字锁相环的设计

简单介绍了全数字锁相环(ADPLL)的结构和工作原理,提出一种在FPGA的基础上可增大全数字锁相环同步范围的设计方法,并给出了部分verilog HDL设计程序的代码和仿真渡形.     

基于FPGA的全数字锁相环的设计

简单介绍了全数字锁相环(ADPLL)的结构和工作原理,提出一种在FPGA的基础上可增大全数字锁相环同步范围的设计方法,并给出了部分verilog HDL设计程序的代码和仿真波形。     

Design of a digital FM demodulator based on a 2nd-order all-digital phase-locked loop

Software-defined radio (SDR) is a revolution in radio design due to the ability to create radios that can self-adapt on the fly. In SDR devices, all of the signal processing is implemented in the digital domain, mainly on DSP blocks or by DSP software. By simply downloading a new program, a SDR device is able to interoperate with different wireless protocols, incorporate new services, and upgrade to new standards. Therefore, massively parallel signal processing at higher frequencies are needed to implement a realistic SDR. Thus, FPGAs have been used extensively for implementing essential functions in SDR architectures at lower frequencies. In this paper, we explore the design of a digital FM receiver using the approach of an All-Digital Phase Locked-Loop (ADPLL). The circuit is designed in VHDL, then synthesized and simulated using LeonardoSpectrum Level 3 and ModelSim SE 6, respectively. It operates at a frequency up to 150 MHz and occupies the area of roughly 15 K logic gates.     

基于锁相环的正弦信号发生器设计

正弦信号发生器是一种常用的电子设备。文中设计了一个基于锁相环的正弦信号发生器。该设计主要由RC正弦波振荡器、整形电路、锁相环、匹配输出电路等组成。给出了具体的电路图以及详细的仿真结果。所设计的正弦信号发生器可以较好的满足各项性能要求。对锁相环的应用领域是一个有益的探索。     

Novel quick-response, digital phase-locked loop

The structure of a conventional digital phase-locked loop has been modified to improve its transient response. The superiority of the new loop has been established analytically and by computer simulation results     

Jitter reduction of a digital phase-locked loop

This letter presents a jitter reduction technique for the digital phase-locked loop proposed by G. Pasternack and R. L. Whalin. In this technique, the lower N bits of load data from the first register are cut down and loaded into the final register as the round-off data. According to the experimental results, rounding off 5 bits in the second-order loop causes jitter to be reduced by 19.5 dB; therefore, this technique is useful for carrier tracking applications.