一种用于DVB-C的全数字QAM解调器结构

该文提出了一种适用于数字有线电视的全数字QAM解调器结构,对解调器的载波恢复、符号同步、自动增益控制和自适应均衡等进行研究分析,通过仿真给出了相应的参数,最后给出整个解调器在AWGN信道条件下的误码性能,从仿具结果可以看出,该文提出的解调器具有较好的性能,且易于全数字实现。     

QAM解调芯片中镜像抑制滤波器的VLSI实现

提出一种用于接收数字电视信号的QAM解调芯片中,初始解调电路的镜像抑制滤波器的VLSI实现方法,阐述了镜像抑制滤波器唧实现过程中所需要注意的问题。根据I,Q信号的特点,通过时分复用把两个低通镜像抑制滤波器合并为一个半带滤波器,来实现低通镜象抑制滤波器。     

VOD系统中QAM解调器的实现

１ 引言有效地利用频谱是数字通信必须解决的一个问题。即使是数字微波通信,可用的频带也非常紧张,因为它比模拟通信占据宽得多的频带。为了更有效地利用资源,解决数字设备与模拟设备的兼容性及防止对邻近信道（特别是对模拟通信）的干扰,对数字微波通信发射机的功率频谱作了限制,因此提高频带利用率是一个非常现实的问题。对Ｎｙｑｕｉｓｔ频率,ｆｓｍｉｎ＝２ｆｍ ,基带信号的频带利用率为２ ｂｐｓ／Ｈｚ（这是二进制码的理想情况）。一般情况为,η Ｂ＝Ｒｂ／Ｂ＝（１／ＴＢ Ｂ）·ｌｏｇ２ Ｍ,由上式可见,加大Ｍ或减小ＴＢ …     

高性能数字电视QAM均衡器VLSI结构设计

本文设计了一种适用于高清晰数字电视(HDTV)接收芯片的全数字正交幅度调制器(QAM)的均衡器。该均衡器由前馈滤波器、误差判别电路和系数更新电路以及后馈滤波器构成。该均衡器采用了常模算法(CMA)和判决导引最小均方算法(DD-LMS)相结合的算法。重点给出了均衡器的VLSI实现、两种算法间切换的依据、步长的选择以及抽头系数的确定。同时在电路上采用了逻辑简化、重编码、电路时分复用等简化和优化方法来实现性能、面积和功耗的折衷。     

QAM解调器自动增益控制的设计

提出了一种针对数字电视DVB—C系统QAM解调器自动增益控制模块的设计方案，该设计通过前端AGC模块控制高频头和中频放大器增益。补偿信号衰减，通过解调器内部数字AGC精确调整信号电平。     

高性能数字电视QAM均衡器的VLSI结构设计

本文设计了一种适用于高清晰数字电视（HDTV）接收芯片的全数字正交幅度调制器（QAM）的均衡器。该均衡器由前馈滤波器、误差判别电路和系数更新电路以及后馈滤波器构成。该均衡器采用了常模算法（CMA）和判决导引最小均方算法（DD-LMS）相结合的算法。重点给出了均衡器的VLSI实现、两种算法间切换的依据、步长的选择以及抽头系数的确定。同时在电路上采用了逻辑简化、重编码、电路时分复用等简化和优化方法来实现性能、面积和功耗的折衷。     

高性能数字电视QAM均衡器的VLSI结构设计

设计了一种适用于高清晰数字电视(HDTV)接收芯片的全数字正交幅度调制器(QAM)的均衡器.该均衡器由前馈滤波器、误差判别电路和系数更新电路以及后馈滤波器构成.该均衡器采用了常模算法(CMA)和判决导引最小均方算法(DD-LMS)相结合的算法.重点给出了均衡器的VLSI实现、两种算法间切换的依据、步长的选择以及抽头系数的确定.同时在电路上采用了逻辑简化、重编码、电路时分复用等简化和优化方法来实现性能、面积和功耗的折衷.     

基于CPLD的64QAM解调器的实现

针对QAM调制解调技术在移动通信中的应用,提出了一种基于Altera公司的CPLD器件和Micro-devices公司的RF2713（单片集成正交调制解调芯片）器件,用VerilogHDL硬件描述语言实现64QAM（正交幅度调制）解调器后端编码设计的思想和方法.该方法具有一定的扩展性,并且用EPM7128SLC84-15实现了该设计.通过修改VerilogHDL程序可以适应256制式的QAM解调.     

数字机顶盒技术讲座第五讲一体化调谐解调器

(上接第12期) 数字机顶盒接收卫星、有线、地面无线传输的数字电视信号和各种数据信息,通过解调、解复用、信源解码,将传送的数字码流转换到压缩前的形式,再经D/A和视频编码后送到普通模拟电视接收机.一台数字机顶盒的硬件主要包括一体化调谐解调器、单片式解复用与解码器芯片以及电源部分.从本讲开始分别介绍数字机顶盒的上述3个主要硬件.     

一种单芯片DVB-C解调器的VLSI实现

设计了一个单芯片实现的用于DVB-C的QAM解调器．片上集成有3.3V 10位精度的40MSPS模数转换器及FEC前向纠错解码器．该芯片支持4～256QAM多种模式，最高码率达80Mbps，具有宽的载波频偏捕获范围．采用改进的算法及VLSI实现结构，性能稳定，面积优化．采用SMIC 0.25μm 1P5M混合信号CMOS工艺制造，面积为3.5mm×3.5mm，最大功耗为447mW．     

一种基于最佳平方逼近算法的数字频率综合器

提出一种基于最佳平方逼近算法的数字频率综合器的设计方法,同时采用非均匀分段纠正误差方式对输出正余弦波形进行优化。通过MATLAB系统仿真分析结果表明,采用这种新方法设计的数字频率综合器性能具有精度高、误差小和结构简单的优点,最差情况下的无杂散动态范围(SFDR)小于-80dBc。     

多通道高速直接数字频率合成器

本文提出了一款具有32位相位精度,输出12位精度的高性能直接数字频率合成器。该直接数字频率合成器通过多通道采样技术和12位精度的数模转换器,使其同时具有高速和高精度的特性。该芯片采用130nm标准CMOS工艺制造,核心区域面积为0.89mm×0.98mm,在1.2V单电源供电情况下,总功耗约为300mW,室温条件下,最大时钟工作频率为2.0GHz。     

一种用于DVB-C的全数字QAM解调器的设计

提出了一种易于硬件实现的用于DVB-C的全数字QAM解调器的结构,并对该结构中的载波恢复、符号同步以及自适应均衡进行了说明.通过仿真,给出了在高斯白噪声信道条件下的误码性能.从仿真结果看出本结构具有较好的性能.     

一种基于非均匀分段线性插值的直接数字频率合成器

提出了一种基于非均匀分段线性插值的直接数字频率合成器（DDFS）的设计方法．在所设计的DDFS的相位幅度转换模块中．通过对正弦函数的0到π/2段进行非均匀分段,然后在每一段中采用线性插值近似实现．采用此方法。在八分段、十四分段情况下DDFS的无杂散动态范围（SFDR）值分别达到64．7dB、73．3dB。     

内嵌14位DAC的高速直接数字频率合成器的设计

利用CORDIC算法实现相位幅度的转换;嵌入双路归零编码方式输出、电流源控制开关、14位DAC,成功设计了一种高速直接数字频率合成器.经0.18 μm 6M2P CMOS工艺流片,芯片面积为4.19 mm×3.17 mm,在1 GHz的工作频率下,输出信号在98.6 MHz处,SFDR为68.39 dB.     

一种高性能内插滤波器的设计

在全数字接收机系统中,随着高阶调制解调技术的应用,传统内插滤波器的性能已不能满足要求。为此,通过研究一种多项式函数的频率响应,提出了一种高性能内插滤波器的设计方法。该方法在频域逼近的基础上,以线性加权的最小均方误差（MMSE）为优化准则,利用Matlab系统函数进行线性约束条件下的最优化迭代,设计非常灵活。仿真结果表明,该方法设计的内插滤波器性能明显优于常用的内插滤波器,尤其适合于高阶正交幅度调制（QAM）信号。     

一种基于0.35m工艺的高速混合旋转结构DDFS

设计实现了一种基于CORDIC算法和乘法器的直接数字频率合成器。采用混合旋转算法实现相位幅度转换,最高工作频率达到400MHz。在算法级,将DDFS中需要执行的π/4旋转操作分成两次旋转完成,第一次旋转采用CORDIC算法,第二次旋转采用乘法器来完成,同时采用流水线结构来实现累加器,提高整体性能。在晶体管级,采用DPL(Double-pass-transistor logic)逻辑实现基本电路单元,减少延迟提高速度。经0.35μmCMOS工艺流片,在400MHz的工作频率下,输出信号在80MHz处,SFDR为76.47dB,整个芯片面积为3.4mm×3.8mm。