超深亚微米物理设计中天线效应的消除

分析了超深亚微米物理设计中天线效应的产生机理以及基于超深亚微米工艺阐述了计算天线比率的具体方法。同时,根据天线效应的产生机理并结合时钟树综合提出了消除天线效应的新方法。此方法通过设置合理的约束进行时钟树综合,使得天线效应对时钟延时和时钟偏斜的影响降到最低,从而对芯片时序的影响降到最低。最后结合一款芯片的物理设计,该设计采用台积电(TSMC)65 nm低功耗(LP)工艺,在布局布线中运用所述的方法进行时钟树综合并且使得时钟网络布线具有最大的优先权。此方法有效地消除了设计中存在的天线效应,并且使得天线效应对时钟树的影响降到最低以及对时序的影响降到最小。     

超深亚微米PMOSFET器件的NBTI效应

研究了超深亚微米PMOS器件中的NBTI(负偏置温度不稳定性)效应,通过实验得到了NBTI效应对PMOSFET器件阈值电压漂移的影响,并得到了在NBTI效应下求解器件阈值电压漂移的经验公式.分析了影响NBTI效应的主要因素:器件栅长、硼穿通效应和栅氧氮化以及其对器件寿命退化的作用.给出了如何从工艺上抑制NBTI效应的方法.     

超深亚微米PMOSFET器件的NBTI效应

研究了超深亚微米PMOS器件中的NBTI(负偏置温度不稳定性)效应,通过实验得到了NBTI效应对PMOSFET器件阈值电压漂移的影响,并得到了在NBTI效应下求解器件阈值电压漂移的经验公式.分析了影响NBTI效应的主要因素:器件栅长、硼穿通效应和栅氧氮化以及其对器件寿命退化的作用.给出了如何从工艺上抑制NBTI效应的方法     

基于超深亚微米IC设计的信号完整性研究

随着工艺尺寸的缩小，IC设计的两大趋势是设计更复杂和对产品的设计周期要求更苛刻。在超深亚微米IC设计中，设计的复杂性会导致SI(信号完整性)问题更加突出，从而会影响整个产品的设计周期。本文在此基础上提出了SI概念以及影响他的因素，并针对其两个主要影响因素crosstalk(串扰)和IR drop(IR压降)进行了分析讨论，并提出了解决的方案。     

深亚微米VLSI物理设计中天线效应的预防及修复

深亚微米超大规模集成电路(VLSI)中金属互连线的天线效应(PAE)将会严重影响芯片物理设计的结果,甚至造成设计的失败。因此详细分析了天线效应的产生、危害和计算方法,重点讨论了深亚微米VLSI芯片物理设计中的PAE预防和修复方法,并且针对面积和时序要求苛刻的复杂芯片设计提出了优化的迭代流程。上述方法和流程成功应用于本研究室协作承担的"风芯Ⅱ号"H.264/AVC-AVS视频解码SoC芯片的后端物理设计过程中,极大地提高了天线效应的预防和修复效率,消除了版图中全部潜在高危PAE问题且节省了18.18%的迭代次数,节约了17.39%的芯片管芯面积,确保并实现了芯片流片的一次成功。     

基于超深亚微米IC设计的信号完整性研究

随着工艺尺寸的缩小，IC设计的两大趋势是设计更复杂和对产品的设计周期要求更苛刻。在超深压微米IC设计中，设计的复杂性会导致信号完整性（SI)问题更加突出，从而会影响整个产品的设计周期。本文提出了SI概念以及影响它的因素，并针对其两个主要影响因素，串扰(crosstalk)和IR压降进行了分析讨论，并提出了解决的方案。     

深亚微米设计中天线效应的消除

分析了PAE效应(process antenna effect)的成因,并在此基础上提出了几种在深亚微米ASIC设计中消除PAE效应的方法.其方法应用于"龙芯-I CPU"的后端设计,保证了投片的一次成功.     

深亚微米设计中天线效应的消除

分析了 PAE效应 (process antenna effect)的成因 ,并在此基础上提出了几种在深亚微米 ASIC设计中消除PAE效应的方法 .其方法应用于“龙芯 - I CPU”的后端设计 ,保证了投片的一次成功     

一种超深亚微米下IC光刻透射成像的快速算法

光学邻近效应校正（OPC）是下一代集成电路设计和生产的重要工具。但是在OPC中，为了寻找合适的掩模补偿图形，必须迭代计算大量的空间稀疏分布的试探点成像。在这里提出了一种基于卷积核的快速稀疏空间光强的光刻仿真计算方法。一个双线性光学系统分解成为一组空间域卷积核。并通过对版图的空间域卷积来计算空间光强。与采用Hopkins公式的SPLAT相比。这种方法能快速地计算空间光强。尤其对于大面积计算显得更为有效。     

深亚微米SOI工艺SoC设计中天线效应的消除

深亚微米SOI片上系统芯片(SoC)因其工艺特性,按照常规的布局布线(PNR)流程,出现了约一万个天线效应违规。介绍了一种在布局布线阶段不插入反偏二极管就可以消除大量天线效应违规的优化迭代流程。通过对天线效应的产生以及天线比率公式的分析,从线长和栅面积角度考虑天线效应的修复,结合自动布局布线设计工具SoC Encounter对这些因素的控制,可以在布局布线阶段消除天线效应的违规,并能与版图验证的结果保持一致。在一款通用抗辐照SoC芯片的设计中,应用该优化流程在布局布线阶段消除了设计中的天线效应违规,有效节约了芯片整体设计时间。     

阈值电压对超深亚微米SRAM存储单元SNM的影响

采用基于物理模型的 α指数 MOSFET模型 ,对超深亚微米 (VDSM:Very Deep Submicron) SRAM存储单元的静态噪声容限 (SNM:Static Noise Margin)进行了解析分析 ,分析中考虑了随机工艺涨落造成的VDSM SRAM存储单元阈值失配对 SNM的影响 ,结果与 HSPICE仿真相符 ;文中同时分析了栅宽与 SNM的关系 ,其结论与实验结果一致 ,并给出了 VDSM SRAM存储单元设计中应注意的问题     

VDSM集成电路互连特性及RC延迟研究

利用多层金属导体寄生电容模型,详细分析了不同的金属互连线参数对寄生电容的影响,并采用一个闭合公式对超深亚微米级集成电路中的RC互连延迟进行估计.结果表明,当金属导线的纵横比接近2时,线间耦合电容对互连总电容的影响将占主导地位.在超深亚微米工艺条件下,当金属线宽和间距比例W/P的最优质值为0.5～0.6时,计算的互连延迟为最小.此外,还给出了低介电常数材料对互连线电容和延迟的影响,为超深亚微米级的集成电路设计与实现提供有益的参考.     

VDSM ULSI布局布线优化设计研究

本文基于超大规模集成电路特征尺寸进入超深亚微米层次下的金属互连(interconnects)特性,研究并提出了布局布线优化步骤:局部布局和搜索提炼、轨道分配和搜索修补.并结合synopsys公司的超深亚微米布局布线系统APOLLO-Ⅱ有效地解决了金属互连的拥挤和时序问题.     

超深亚微米层次互连特性及其布局布线优化(英文)

随着集成电路特征尺寸进入超深亚微米层次,互连线开始成为制约系统功能和可靠性的决定性因素。本文介绍了布局布线中的几种优化步骤:拥挤驱动布局、局部布局和搜索提炼、轨道分配和搜索修补。并结合Synopsys公司的超深亚微米布局布线系统APOLLO-Ⅱ有效地解决了互连线的串扰噪声和破坏问题。     

超深亚微米器件的失效机理及其可靠性研究

集成电路的集成度不断攀升,集成化器件的特征尺寸已进入超深亚微米层次.小尺寸制造进程、超微细结构及超低功耗的工作环境,使诸多寄生效应、小尺寸效应严重地影响着器件的性能、电路的寿命.本文论述了基于超深亚微米层次小尺寸效应的诱因分析及器件,重点剖析了陷阱效应、短沟效应、热载流子效应和栅氧击穿对器件可靠性的影响.在此基础上,提出了抑制小尺寸效应、提高器件失效阈值、保障器件可靠性的若干工艺措施.     

集成电路可制造性设计中器件参数的提取

分别采用流体力学模型和漂移扩散模型对不同沟道长度的NMOSFET进行衬底电流的提取,并以NMOSFET沟道长度和LDD注入峰值综合对器件特性的影响为研究内容,介绍了集成电路可制造性设计中器件参数的优化与提取。     

趋肤效应对天调设计的影响

本文论述了趋肤效应的原理，由于趋肤效应的存在，天调对射频信号的损耗主要集中在电感线圈上，根据趋肤效应的原理，通过计算，为天调设计提供理论依据。     

超深亚微米可制造标准单元库设计

当集成电路的特征尺寸下降到100nm以下,可制造性设计就变得尤为重要。本文提出了一种65nm可制造性标准单元库的设计方法。通过精简基本单元的数量,降低光学矫正的时间和空间复杂度;利用DFM设计规则和光学模拟仿真对每个单元的版图进行优化以提高整个单元库的可制造性。应用该方法实现的标准单元库在时序,功耗,面积方面与传统标准单元库相比具有很好的性能,并且通过Foundry的TD部门65nm工艺线的可制造性测试,有利于65nm工艺生产良率的提升。