EPON中CRC校验码的并行算法实现

EPON是基于以太网技术的宽带接入,采用以太网的帧结构。文章详细介绍了EPON中CRC校验的原理和算法,给出了采用并行电路实现EPON中CRC产生和CRC校验的解决方案,然后用M odelsim进行了仿真。与串行电路相比,这种并行电路提高了CRC算法的实时性能,为进一步实现高速系统创造了条件。     

CRC编码的并行算法与软件实现

循环冗余校验(CRC)由于其误码检测能力强,抗干扰性能优异,在众多的通信协议中得到广泛的应用.这里简要介绍了CRC编码算法的基本原理,在串行CRC编码基础上详细推导了CRC编码的并行计算原理,给出了该算法详细的软件实现过程,通过仿真验证了该算法的正确性和可行性,CRC并行算法大大提高了编码速率.     

CRC校验码的软件实现及其在单片机中的查表程序

本文介绍了一种数据传输中的差错检测技术--CRC检验的原理以及CRC校验码的构造过程。给出了CRC码在80C51系列单片机中的实现程序及其冗余码表的求取程序。     

32位CRC校验码的并行算法及硬件实现

通过对CRC校验码原理的分析,研究了一种并行32位CRC算法。该算法采用递推的方法,直接得出计算多位数据后的CRC余数与计算前余数之间的逻辑关系。相对于一般的按位串行计算或者查表并行计算的方法来说,该方法运算速度快且不需要额外的空间存储余数表,十分有利于硬件实现。     

USB技术分析与应用

通用串行总线（Universal Serial Bus，USB）作为一种应用在PC领域的新型接口技术，是一种简单的计算机外围接口标准，具有便捷易用、扩展方便等优点。1998年后，随着微软在Windows 98中内置了对USB接口的支持模块，目前已成为计算机必备的一个接口。他非常适合作为主机和各种外设之间的通信接口，从而实现主机和多台外部硬件设备之间简单、快速、可靠的连接和通信。本文主要分析了USB总线的功能特点、软硬件结构及其数据传输流程，并简要说明了USB接口的实际应用。     

CRC循环冗余校验码并行算法的FPGA实现

CRC循环冗余校验是数字数据通信中最常用的差错控制编码方法之一。在多种通信协议的帧结构中有一个16位或32位的FCS(FrameCheckSequence),就是利用CRC编码保证数据帧的无误传输。本文阐述了CRC循环冗余校验码基本原理,根据实际系统需要,建立了并行处理算法的数学模型,并且在FPGA芯片中实现了该并行算法。     

40位以内任意长度的CRC计算及校验的实现

论述了40位以内任意长度的CRC计算及校验在TMS320C5000系列DSP中的实现方法。运用该方法能实现任意信息长度的40位以内任意CRC码的计算及校验，如常见的CRC-3、CRC-12、CRC-16、CRC-24、CRC-32等。该法充分利用了不同CRC码的共性及TMS320C5000的特点，具有代码简洁、运算速度快等特点。同时，该设计思路也可以方便地在其它DSP或单片机中实现。     

CRC校验码算法的研究与实现

为了提高实际通信中检查信号传输错误的能力,提高和推广CRC校验技术。本论文用逻辑代数知识、按模运算、代数知识和C语言编程工具设计了几种具体实用的CRC校验码的计算方法,这些方法可以应用到实用的数据检错工程中,具有节省CRC校验器的软硬件资源的特点。     

利用循环码生成多项式导出的CRC校验码计算程序

文中在简单地讨论了循环码基本特性的基础上，导出了一个利用程序计算循环系统码的校验位的流程。按照导出的流程用ＱＡＢＡＳＩＣ语言编制了一个通用的ＣＲＣ校验码编码的计算程序。利用给出的程序，可方便地计算出任决给定的码生成多项式ｇ（ｘ）及信息序列对庆的系统码的ＣＲＣ校验位。     

并行CRC算法的实现

从实用角度出发,介绍了循环冗余校验码(CRC),并对CRC-16及CRC-32的算法、实现及其在雷达侦察接收机内部高速串行通信中的应用进行了阐述.     

可变生成多项式与输入位宽的并行CRC

介绍了两种LFSR类型的CRC且比较了它们的特性,然后以II型LFSR为基础,分两步先后推导出任意m比特的直接并行计算以及如何进行连续m比特的计算,即得到可变生成多项式与输入位宽的并行CRC算法,最后举例给出基于CCITT-16协议的4比特输入位宽的VHDL程序实现代码并给出仿真验证结果。由此对于给定的生成多项式与输入位宽,通过提出的算法用C语言或者硬件电路描述语言可以实现快速简单的并行CRC计算。     

应用于ROHC的CRC算法硬件实现

循环冗余校验(CRC)在很多通信和数据处理领域中得到广泛采用,不同应用领域对其计算需求呈现不规则的情况,无法用统一的方法实现。针对鲁棒包头压缩(ROHC)应用对CRC计算的具体需求(包括数据包序列位数不等、数据长度不规则等),以CRC串行电路结构为基础,得到相应的并行计算公式,设计并优化了CRC生成硬件逻辑结构。该硬件结构简单,不同生成多项式的并行实现电路之间切换调用灵活,数据吞吐量最高可以达到3Gb/s,能够满足无线通信ROHC实时、不规则数据处理的需要。     

Unfolding算法实现的高速并行CRC电路的VLSI设计

文章通过分析Unfolding算法和被广泛应用的串行CRC校验电路，提出了一种新的高速并行CRC电路，给出了推导过程，并对它的优缺点进行了讨论。     

基于公式递推法的可变计算位宽的循环冗余校验设计与实现

循环冗余校验(CRC)与信道编码的级联使用,可以有效改善译码的收敛特性。在新一代无线通信系统,如5G中,码长和码率都具有多样性。为了提高编译码分段长度可变的级联系统的译码效率,该文提出一种可变计算位宽的CRC并行算法。该算法在现有固定位宽并行算法的基础上,合并公式递推法中反馈数据与输入数据的并行计算,实现了一种高并行度的CRC校验架构,并且支持可变位宽的CRC计算。与现有的并行算法相比,合并算法节省了电路资源的开销,在位宽固定时,资源节约效果明显,同时在反馈时延上也有将近50%的优化;在位宽可变时,电路资源的使用情况也有相应的优化。

     

USB3．0中的CRC校验原理及实现

循环冗余码（CRC）是USB协议中重要的错误检测措施。在此分析了USB3．0数据包的基本格式以及USB3．0协议中CRC校验的特点,针对USB3．0数据高速传输的要求,设计实现并行发送端CRC产生和接收端CRC校验电路,功能仿真结果证明了其有效性。     

一种并行CRC算法的实现方法

简要分析了CRC算法的基本原理.在传统串行CRC的实现基础上,介绍了一种快速的CRC并行算法,导出了32位并行CRC码的逻辑关系,推导过程简单.与查表法比较,此并行算法不需要存储大量的余数表,可以减少延迟.同时,这种并行处理方法也适合于其他位宽并行CRC码.最后,利用ISE开发平台和Verilog HDL硬件描述语言进行设计,实现了基于此并行算法的32位并行CRC-32码的编码器,并给出了仿真和综合结果.设计出来的CRC编码器,已经成功应用于以太网的接入系统中.     

一种PSI滤波器设计中的并行CRC算法

提出一种用于HDTV信源解码SoC芯片中的CRC并行算法,完成对输入传输流数据中PSI信息的CRC校验.     

一种CRC并行计算原理及实现方法

本文提出一种通用的ＣＲＣ并行计算原理及实现方法，适于不同的ＣＲＣ生成多项式和不同并行度（如８位、１６位、及３２位等），与目前已采用的查表法比较，不需要存放余数表的高速存储器，减少了时延，且可通过增加并行度来降低高速数传系统的ＣＲＣ运算时钟频率．     

低密度校验码串并行混合迭代译码算法

本文在分析基于校验节点和变量节点的串行置信度传播迭代译码算法的基础上，提出了一种串并行混合置信度传播迭代译码算法。该算法比现有串行算法效率更高，误码率性能十分逼近高复杂度的1阶置信度传播与迭代统计排序结合的并行译码算法。我们的算法是线性复杂度的，可以应用于长码。文中提供了仿真结果，通过对不同译码算法的比较，证实了我们的算法的优秀性能。