SOI LDMOSFET的背栅特性

在绝缘体上硅衬底上,制备了栅长为0.5μm的低势垒体接触结构和源体紧密接触结构的横向双扩散功率晶体管.详细研究了器件的背栅特性.背栅偏置电压对横向双扩散功率晶体管的前栅亚阈值特性、导通电阻和关态击穿特性均有明显影响.相比于源体紧密接触结构,低势垒体接触结构横向双扩散功率晶体管的背栅效应更小,这是因为低势垒体接触结构更好地抑制了浮体效应和背栅沟道开启.还介绍了一种绝缘体上硅横向双扩散功率晶体管的电路模型,其包含前栅沟道,背栅沟道和背栅偏置决定的串联电阻.     

SOI LDMOSFET的背栅特性

在绝缘体上硅衬底上,制备了栅长为0.5μm的低势垒体接触结构和源体紧密接触结构的横向双扩散功率晶体管. 详细研究了器件的背栅特性. 背栅偏置电压对横向双扩散功率晶体管的前栅亚阈值特性、导通电阻和关态击穿特性均有明显影响. 相比于源体紧密接触结构,低势垒体接触结构横向双扩散功率晶体管的背栅效应更小,这是因为低势垒体接触结构更好地抑制了浮体效应和背栅沟道开启. 还介绍了一种绝缘体上硅横向双扩散功率晶体管的电路模型,其包含前栅沟道,背栅沟道和背栅偏置决定的串联电阻.     

基于RIE技术的倾斜表面SOI功率器件制备技术

对一种具有倾斜表面漂移区SOI LDMOS的制造方法进行了研究,提出了多窗口反应离子刻蚀法来形成倾斜表面漂移区的新技术,建立了倾斜表面轮廓函数的数学模型,TCAD工具的2D工艺仿真证实了该技术的可行性,最终优化设计出了倾斜表面漂移区长度为15μm的SOI LDMOS.数值仿真结果表明,其最优结构的击穿电压可达350 V...     

LDMOSFET电热耦合解析模型

建立了包含电热耦合相互作用的大信号非线性射频LDMOSFET解析模型—Agereelectro-thermal transistor(AET)模型,包括:模型的拓扑图、等热和脉冲器件测试表征系统、模型参数的提取过程。在Agilent的电子设计工具软件ADS中植入和实现了该模型,并将其应用于实际射频功率放大器的设计,通过测量验证了该模型的正确。     

新型薄膜SOI高压MOSFET的研制

研制了两种薄膜SOI高压MOSFET,一种是一般结构,另一种是新的双漂移区结构.两者的栅宽均为760μm,有源区面积为8.58×10-2mm2,测试表明其击穿电压分别为17V和26V,导通电阻分别为80Ω和65Ω.     

新型薄膜SOI高压MOSFET的研制

研制了两种薄膜SOI高压MOSFET,一种是一般结构,另一种是新的双漂移区结构.两者的栅宽均为76 0μm,有源区面积为8.5 8×10 - 2 m m2 ,测试表明其击穿电压分别为17V和2 6 V,导通电阻分别为80Ω和6 5Ω.     

多晶硅双栅全耗尽SOI CMOS器件与电路

对多晶硅双栅全耗尽SO I CM O S工艺进行了研究,开发出了1.2μm多晶硅双栅全耗尽SO I CM O S器件及电路工艺,获得了性能良好的器件和电路。NM O S和PM O S的阈值电压绝对值比较接近,且关态漏电流很小,NM O S和PM O S的驱动电流分别为275μA/μm和135μA/μm,NM O S和PM O S的峰值跨导分别为136.85 m S/mm和81.7 m S/mm。在工作电压为3 V时,1.2μm栅长的101级环振的单级延迟仅为66 ps。     

薄膜SOI上大于600 V LDMOS器件的研制

针对600 V以上SOI高压器件的研制需要,分析了SOI高压器件在纵向和横向上的耐压原理。通过比较提出薄膜SOI上实现高击穿电压方案,并通过仿真预言其可行性。在埋氧层为3μm,顶层硅为1.5μm的注氧键合(Simbond)SOI衬底上开发了与CMOS工艺兼容的制备流程。为实现均一的横向电场,设计了具有线性渐变掺杂60μm漂移区的LDMOS结构。为提高纵向耐压,利用场氧技术对硅膜进行了进一步减薄。流片实验的测试结果表明,器件关态击穿电压可达600 V以上(实测832 V),开态特性正常,阈值电压提取为1.9 V,计算开态电阻为50Ω.mm2。     

深亚微米全耗尽SOI MOSFET参数提取方法的研究

基于BSIMSOI对深亚微米全耗尽SOI MOSFET参数提取方法进行了研究,提出一种借助ISE器件模拟软件进行参数提取的方法。该方法计算量小,参数提取效率高,不需要进行繁琐的器件数学建模,易于推广。将该方法提出的模型参数代入HSPICE进行仿真,模拟结果与实验数据相吻合,证明了这种方法的有效性和实用性。     

用于数字相控阵雷达收发组件的0.7~4.0GHz SOI CMOS有源下混频器

基于0.18μm SOI CMOS工艺设计了一款用于数字相控阵雷达的宽带有源下混频器。该混频器集成了射频、本振放大器、Gilbert混频电路、中频放大器以及ESD保护电路。该芯片可以直接差分输出,亦可经过片外balun合成单端信号后输出。射频和本振端口VSWR的测试结果在0.7~4.0GHz范围内均小于2,IF端口的VSWR测试结果在25 MHz~1GHz范围内小于2。当差分输出时,该混频器的功率转换增益为10dB,1dB压缩点输出功率为3.3dBm。电源电压为2.5V,静态电流为64mA,芯片面积仅为1.0mm×0.9mm。     

一个连续且解析的SOI LDMOS表面势模型

提出了一个实现全耗尽与部分耗尽自动转换的体接触SOI LDMOS连续解析表面势模型.采用PSP的精确表面势算法求解SOI器件的表面势方程,得到了解析的以栅压和漏压为变量的SOI器件正、背硅/氧化层界面的表面势.修正了全耗尽状态下的反型层电荷和体电荷表达式,结合PSP的模型方程,给出连续解析的体接触SOI LDMOS直流模型.仿真结果与实验数据比较,二者吻合得很好,表明该模型能精确表征SOI LDMOS直流特性.     

一个连续且解析的SOI LDMOS表面势模型

提出了一个实现全耗尽与部分耗尽自动转换的体接触SOI LDMOS连续解析表面势模型.采用PSP的精确表面势算法求解SOI器件的表面势方程,得到了解析的以栅压和漏压为变量的SOI器件正、背硅/氧化层界面的表面势.修正了全耗尽状态下的反型层电荷和体电荷表达式,结合PSP的模型方程,给出连续解析的体接触SOI LDMOS直流模型.仿真结果与实验数据比较,二者吻合得很好,表明该模型能精确表征SOI LDMOS直流特性.     

高压SOI LDMOS设计新技术——电场调制及电荷对局域场的屏蔽效应在高压SOI LDMOS设计中的应用

针对SOI基LDMOS结构的特殊性，结合高压器件中击穿电压和比导通电阻的矛盾关系，以作者设计的几种新型横向高压器件为例，说明了利用电场调制和电荷对局域场的屏蔽效应来优化设计新型SOI LDMOS的新技术；同时，指出了这种新技术较传统设计方法的优缺点。     

新型部分耗尽SOI器件体接触结构

提出了一种部分耗尽SOI MOSFET体接触结构,该方法利用局部SIMOX技术在晶体管的源、漏下方形成薄氧化层,采用源漏浅结扩散,形成体接触的侧面引出,适当加大了Si膜厚度来减小体引出电阻.利用ISE-TCAD三维器件模拟结果表明,该结构具有较小的体引出电阻和体寄生电容、体引出电阻随器件宽度的增加而减小、没有背栅效应.而且,该结构可以在不增加寄生电容为代价的前提下,通过适当的增加Si膜厚度的方法减小体引出电阻,从而更有效地抑制了浮体效应.     

体串联电阻对体接触SOI数字D触发器速度特性的影响

在用体接触结构设计的SOI电路中,浮体效应被压制了,但是体串联电阻的存在仍旧在远离体接触的体区产生局部浮体效应。对于数字电路来说,浮体效应会影响他们的速度。本文采用体接触结构设计了数字D触发器,并制造了这种电路,展示了电路的性能。实际器件的输出特性表明了浮体效应的存在。SPICE模拟表明体串联电阻对体接触SOI数字D触发器速度特性有明显的影响。     

全耗尽SOI LDMOS阈值电压的解析模型

通过准二维的方法,求出了全耗尽SOILDMOS晶体管沟道耗尽区电势分布的表达式,并建立了相应的阈值电压模型。将计算结果与二维半导体器件模拟软件MEDICI的模拟结果相比较,两者误差较小,证明了本模型的正确性。从模型中可以容易地分析阈值电压与沟道浓度、长度、SOI硅膜层厚度以及栅氧化层厚度的关系,并且发现ΔVth与背栅压的大小无关。     

一种能够抑制部分耗尽SOI nMOSFET浮体效应的新型Schottkty体接触结构的模拟

提出了一种新型的Schottky体接触结构,能够有效抑制部分耗尽SOI nMOSFET的浮体效应.这种结构可以通过在源区形成一个浅的n+-p结和二次侧墙,然后生长厚的硅化物以穿透这个浅结的方法来实现.模拟结果表明这种结构能够成功抑制SOI nMOSFET中存在的反常亚阈值斜率和kink效应,漏端击穿电压也有显著提高.这种抑制浮体效应的方法不增加器件面积,而且与体硅MOSFET工艺完全兼容.     

一种能够抑制部分耗尽SOI nMOSFET浮体效应的新型Schottkty体接触结构的模拟

提出了一种新型的Schottky体接触结构,能够有效抑制部分耗尽SOI nMOSFET的浮体效应.这种结构可以通过在源区形成一个浅的n+-p结和二次侧墙,然后生长厚的硅化物以穿透这个浅结的方法来实现.模拟结果表明这种结构能够成功抑制SOI nMOSFET中存在的反常亚阈值斜率和kink效应,漏端击穿电压也有显著提高.这种抑制浮体效应的方法不增加器件面积,而且与体硅MOSFET工艺完全兼容.     

SOI LDMOS栅漏电容特性的研究

借助软件,模拟并研究了SOI LDMOS栅漏电容Cgd与栅源电压Vgs和漏源电压Vds的关系;研究了栅氧化层厚度,漂移区注入剂量,P阱注入剂量,SOI厚度,场板长度等五个结构工艺参数对Cgd的影响;提出了减小SOI LDMOS栅漏电容Cgd的各参数调节方法.