高速流水线浮点加法器的FPGA实现

浮点加法运算是现代数字信号处理中非常频繁的操作算法。文中结合VerologHDL和FPGA可编程技术来完成流水线结构进而实现符合IEEE754标准的单精度浮点数加法器的设计方法。通过仿真验证,该设计运算精度可达104,而且设计结构合理,可用于中高速信号处理系统之中。     

DSP芯片中浮点加法器LOD电路的设计

DSP芯片中浮点加法器的速度制约着整个芯片的工作速度，浮点加法器中LOD电路的速度又是浮点加法器工作速度的瓶颈。因此，我们可以通过对LOD电路的改进，来提高整个DSP芯片的工作性能。我们从LOD的组成结构和逻辑两个方面进行设计，实现了一种快速、高效的LOD电路。它针对处理的数据格式为TMS320C3X扩展精度浮点数据格式。     

一种深度流水线的浮点加法器

随着数字信号处理技术的发展,FPGA正越来越频繁地用于实现基于高速硬件的高性能的科学计算.本文通过增加浮点加法器的流水线级数来提高其单位时间的吞吐量,探讨了充分利用FPGA内部丰富的触发器来提高系统主频的可行性.提出了一种指数和尾数操作、加法和减法操作均分离的多路径浮点加法器结构,对于单精度(32位)的操作数,采用Altera公司的StratixⅡ系列芯片,8级流水线可以达到356 MHz以上的速度.     

快速浮点加法器的优化设计

运算器的浮点数能够提供较大的表示精度和较大的动态表示范围,浮点运算已成为现代计算程序中不可缺少的部分.浮点加法运算是浮点运算中使用频率最高的运算,因此,浮点加法器的性能影响着整个CPU的浮点处理能力.文中从分析浮点加减操作的基本算法入手,介绍了一种新的算法,即三数据通道浮点加法算法,并着重介绍了整数加法器和移位器的设计,对32位浮点加法器的设计进行了优化.     

基于FPGA的32位浮点FFT处理器的设计

介绍了一种基于FPGA的1024点32位浮点FFT处理器的设计。采用改进的蝶形运算单元,减小了系统的硬件消耗,改善了系统的性能。详细讨论了32位浮点加法器/减法器、乘法器的分级流水技术,提高了系统性能。浮点算法的采用使得系统具有较高的处理精度。     

三数据通道浮点加法器的FPGA实现

浮点加减运算是现代数字信号处理中非常频繁的操作,浮点运算的快慢直接影响数字信号处理的速度.常用的硬件实现算法有双通道算法和三通道算法.文中介绍了浮点加法器电路设计的常用算法,重点介绍了一种低功耗的三数据通道结构,最后以MAXPLUSⅡ为工具,给出了该结构的现场可编程门阵列(FPGA)实现.仿真结果显示,该方法可以提高数据采集及运算速度,为实时数据处理提供了一种方法.     

一种快速浮点加法器的设计与优化方法

本文提出了一种快速单精度浮点加法器的设计方法，重点介绍了该浮点加法器所采用的各种优化技术，如双数据通道划分、3级流水线结构、PN编码、简化的四舍五入模式及并行前缀加法器等，使得该浮点加法器的频率能够达到300MHz，能在高性能浮点DSP中得到很好的应用。     

浮点加法器的VHDL算法设计

以浮点加法器的算法设计和结构映射为例。讨论了如何进行布告同对象的ASIC系统的设计。并给出浮点加法器部分模块的VHDL描述。     

浮点加法器的低功耗结构设计

浮点加法器是集成电路数据通道中重要的单元，它的性能和功耗极大地影响着处理器和数字信号处理器的性能。文章分析了浮点加法器的几种结构，重点介绍了实现低功耗的三数据通道结构。最后，还对浮点加法器结构的实用性进行了分析。     

基于FPGA的快速加法器的设计与实现

加法器是算术运算的基本单元，可以有多种实现结构，采用不同的结构实现其耗用的资源和运算的速度也各不相同。本文研究了基于FPGA的常用加法器的结构及其设计方法，对各自性能加以分析比较，在此基础上采用流水线结构设计了一个8位的加法器。并在Xilinx公司的ISE5．2i软件环境下，采用VHDL和Verilog HDL硬件描述语言进行了设计实现并使用Modelsim进行仿真验证，在此基础上对其性能进行了比较分析。实验结果表明流水线加法器的速度高于其他结构实现的加法器。     

浮点LMS算法的FPGA实现

LMS(最小均方)算法因其优良的收敛特性及算法简单等特点在自适应滤波器等领域得到了广泛的应用。浮点运算因其运算步骤繁琐及硬件资源消耗大等缺点使得浮点LMS算法的硬件实现十分困难。文中根据多输入高效浮点加法器结构在FPGA(现场可编程门阵列)上实现了浮点LMS算法。测试结果表明,实现后的LMS算法硬件资源消耗较少且收敛性能与理论值接近。     

32位高性能浮点乘法器芯片设计研究

介绍了FFT（快速傅里叶变换）系统中32位高性能浮点乘法器的芯片设计。其中24位定点乘法部分采用两种不同的结构进行对比：经典的阵列式结构和改进Booth编码的树状4：2列压缩结构,后者提高了乘法器的性能。整个设计采用Verilog HDL语言进行RTL（寄存器传输级）描述,并在Quartus Ⅱ平台下完成了FPGA（现场可编程门阵列）仿真验证,然后结合synopsys逻辑综合工具Design Compiler以及TSMC0．18μmCMOS工艺库完成了综合后仿真。最后,将综合后得出的网表送入后端设计工具Apollo进行了自动布局布线。本次设计采用流水线技术,系统时钟频率可达250MHz。     

一种32位高速浮点乘法器设计

文章介绍一种32位浮点乘法器软IP的设计,其部分积缩减部分采用修正Booth算法,部分积加法采用4-2压缩树结构,最终carry、sum形式部分积采用进位选择加法器完成,乘法器可以进行32位浮点数或24位定点数的乘法运算。采用VerilogHDLRTL级描述,采用SMIC0.18μm工艺库进行综合,门级仿真结果表明乘法器延时小于4.05ns。     

基于DSP处理器的加法器的设计

从延迟、功耗、面积等方面对加法器的实现方式性能的比较，适应兼容TMS320C54XDSP处理器的高速、低功耗的需要和结构特点，而采用超前进位加法器的两种设计方案，通过两种方案性能对比和结果分析，最终采用4位一组的分组结构．完成了DSP处理器的40位加法器的设计。     

改进结构的64位CMOS并行加法器设计与实现

介绍了一个用于高性能的微处理器和 DSP处理器的快速 6 4位二进制并行加法器 .为了提高速度 ,改进了加法器结构 ,该结构大大减少了加法器各级门的延迟时间 .基于改进的加法器结构 ,有效地使用动态复合门、时钟延迟多米诺逻辑和场效应管尺寸缩小技术 ,可以取得良好的电路性能 .该加法器采用 U MC 2 .5 V 0 .2 5μm 1层多晶 5层金属的 CMOS工艺实现 .完成一次加法运算的时间是 70 0 ps,比传统结构的加法器快 2 0 % ;面积和功耗分别是0 .16 m m2和 2 0 0 m W@5 0 0 MHz,与传统结构加法器相当 .