基于MEDICI仿真的ESD保护器件设计方法

文章讨论了用MEDICI作基于仿真的ESD保护电路设计方法．并以GGNMOS为例．给出了MEDICI仿真结果与实验数据的对照。结果表明此方法是一种有效仿真ESD保护电路在高温高电压大电流下特性的方法．可使ESD保护器件的设计周期缩短，成功率因此大大增加。     

0．13μm GGNMOS管的ESD特性研究

当ESD事件发生时,栅极接地NMOS晶体管是很容易被静电所击穿的。NMOS器件的ESD保护机理主要是利用该晶体管的骤回特性。文章对NMOS管的骤回特性进行了详细研究,利用特殊设计的GGNMOS管实现ESD保护器件。文章基于0．13μm硅化物CMOS工艺,设计并制作了各种具有不同版图参数和不同版图布局的栅极接地NMOS晶体管,通过TLP测试获得了实验结果,并对结果进行了。分析比较,详细讨论了栅极接地NMOS晶体管器件的版图参数和版图布局对其骤回特性的影响。通过这些试验结果,设计者可以预先估计GGNMOS在大ESD电流情况下的行为特性。     

便携式设备高速端口的ESD防护

在高速数据率下，低电容ESD保护对于保持USB2．0、IEEE 1394以及ITV操作中使用的DVI和HDMI协议的数据完整性是很关键的。     

采用0.18μm CMOS工艺的多端口SRAM设计

文章详细描述了一种采用0.18μmCMOS工艺的多端口单位线SRAM设计方法。与传统的6TSRAM结构相比,在写数据时增加了写节点充电信号,降低了内核CMOS器件设计的复杂度;在读数据时增加了额外的读位线放电电路,减少了读数据延迟;同时读写数据均采用电流模式,降低功耗,较好的解决了多端口SRAM存取数据时存在的问题。     

基于0.18μm工艺的超低功耗LDO设计

本文基于自适应偏置电流电路,设计了一款超低功耗的低压差线性稳压器（LDO）,使用动态零点补偿技术使电路稳定,提出了以比较器为核心的基于电容耦合电压峰值检测的过冲电压削减电路,以减小LDO在负载电流向下突变时产生的过冲电压。在使用自适应电流偏置电路以及过冲电压削减电路的情况下,空载状态的LDO静态电流小于590nA。本设计在两级误差放大器的输出端添加二极管连接形式的PMOS作为缓冲级,一方面有利于LDO的稳定,另一方面增强了LDO的瞬态响应特性。另外,本设计采用了0.18μm CMOS工艺,利用Cadence设计平台进行仿真验证,得到了一款输出电压为3.3V、最大负载电流为200mA、负载电流范围内相位裕度均在50°以上、负载电流在1mA与200mA之间以10ns跳变时得到的欠冲电压为160mV、过冲电压136mV的超低功耗LDO。     

基于0.18μm CMOS工艺的宽带LCVCO设计

介绍了LCVCO原理及实现超宽频率覆盖的实现方法。在此基础上设计了一个频率覆盖范围达1.022 GHz的宽带LCVCO,实现了1.092 GHz-2.114 GHz频段的覆盖,为了减小VCO增益KVCO的波动,采用了自控变容管阵列模块。设计的振荡器采用0.18μm RF CMOS工艺,在Cadence软件Spectre仿真工具上的仿真结果显示电路的压控增益KVCO控制在±37.5%之内,在2.1 GHz、1.5 GHz和1.1 GHz频率点上电路电流分别为2.1 mA、4.4 mA、7.5 mA,相噪分别为-118 dBc/Hz@1 MHz、-114 dBc/Hz@1 MHz、-114 dBc/Hz@1 MHz。     

基于0.18μm CMOS加固工艺的抗辐射设计

为降低抗辐射设计对元器件基本性能的影响,基于0.18μm CMOS加固工艺,通过场区注入工艺实现总剂量(Total Ionizing Dose,TID)加固,优化版图设计规则实现单粒子闩锁(Single Event Latch-up,SEL)加固,灵活设计不同翻转指标要求实现单粒子翻转(Single Event Upset,SEU)加固。利用以上加固方法设计的电路,证明了加固工艺平台下的抗辐射电路在抗辐射性能及面积上具有明显优势。     

基于0.18μm CMOS工艺的ZigBee分频器设计

为了降低ZigBee分频器的能量消耗,提出一种适用于2.45 GHz频率的超低功率COMS分频器,可以用于2.45 GHz整数分频锁相环频率合成器中,适用于ZigBee标准网络。提出的分频器在吞脉冲分频器的基础上,通过一个简单的数字电路取代吞咽计数器,从而降低了功率消耗和设计复杂性。该分频器的模量可以在481~496之间调整。所有的电路设计都基于0.16μm的TSMC CMOS技术,使用1.8 V直流电压供电。仿真结果显示,在2.45 GHz ISM频段中4 b分频器的功耗为420μW,相比之前类似分频器减少了40%。     

深亚微米SOI工艺ESD防护器件设计

在集成电路设计领域,绝缘体上硅(SOI)工艺以其较小的寄生效应、更快的速度,得到广泛应用.但由于SOI工艺器件的结构特点及自加热效应(SHE)的影响,其静电放电(ESD)防护器件设计成为一大技术难点.当工艺进入深亚微米技术节点,基于部分耗尽型SOI(PD-SOI)工艺的ESD防护器件设计尤为困难.为了提高深亚微米SOI...     

分析电子通信产品的ESD防护设计

社会发展和时代进步,推动人们生活发展,提高人们生活质量,加快电子通信产更新换代的速度.电子通信产品是当下人们的生活必需品,对人们的生活起着不可代替的通信作用,是人类发展最具有代表性社会产物,但是电子通信产品中的ESD对人们身体有着一定的危害性,最为典型危害是静电危害.为降低ESD对人们的危害性,本文作者根据自己对电子通信产品的了解,对子通信产品ESD危害找出简要分析,简单分析了ESD的危害性,并提出电子通信产品的ESD防护设计.     

基于CMOS工艺的芯片ESD设计

随着射频电路工作频率不断升高,ESD已经成为影响电路可靠性和射频电路性能的重要因素。针对高速射频电路,设计了高速I/O口ESD防护电路和电源到地的箝位电路,并采用斜边叉指型二极管进行版图和性能优化。采用Jazz 0.18μm SiGe BiCMOS工艺对ESD防护电路进行设计和流片。经过测试得出,ESD保护电压最高可达到3000V。更改二极管叉指数取得更高的ESD防护级别,改进后保护电压最高可达到4500V。文中阐述了ESD防护架构的基本原则,并给出了一种采用CMOS工艺设计应用于IC卡晶片上的防护工作电路。探讨了几个关键设计参数及其对ESD保护电路特性的影响,并做出了物理上的说明。     

300mm/0.18μm工艺及设备

介绍了３００ｍｍ／０．１８μｍ主要工艺及设备，包括光刻、栅极氧化、电容绝缘和布线。     

基于0.18μm工艺SOI技术60V LDMOS的设计与分析

随着功率器件尺寸的不断缩小,绝缘体上硅技术所受的关注度日益增加。在0.18μm工艺条件下基于SOI技术,运用SILVACO公司的工艺仿真(Athena)和(Atlas)器件仿真模拟软件,完成了对60 V LDMOS的设计与分析,对不同沟道管宽度的器件进行研究,并结合实际流片的测试结果,对器件直流性能进行了表征与分析,发现SOI器件无明显的由氧化埋层隔离作用所产生的显著影响器件性能的浮体效应和kink效应,实现了性能优良的小尺寸60 V LDMOS器件。     

0.18μm CMOS工艺3.125Gb/s发送器的设计

介绍了一种采用深亚微米CMOS工艺实现单片集成发送器的设计.它适用于IEEE 802.3ae多通道10Gbps以太网接口(Ethernet).发送器主要由时钟发生器、多路选择器、占空比调整电路和片内阻抗匹配的线驱动器组成.为了提高传输速率发送器采用多相时钟结构,并且针对该种结构对发送器的功耗进行了系统优化.文中设计的电路采用0.18μm工艺仿真,总体功耗为95mW,线驱动器差分输出幅度为1600mV,发送器的系统抖动为50ps.     

0.18μm CMOS工艺3.125Gb/s发送器的设计

介绍了一种采用深亚微米CMOS工艺实现单片集成发送器的设计.它适用于IEEE 802.3ae多通道10Gbps以太网接口(Ethernet).发送器主要由时钟发生器、多路选择器、占空比调整电路和片内阻抗匹配的线驱动器组成.为了提高传输速率发送器采用多相时钟结构,并且针对该种结构对发送器的功耗进行了系统优化.文中设计的电路采用0.18μm工艺仿真,总体功耗为95mW,线驱动器差分输出幅度为1600mV,发送器的系统抖动为50ps.     

基于0.18μm CMOS工艺的3.1~10.6GHz超宽带LNA设计

本文基于特许0.18μm CMOS工艺,提出了一种新型的低复杂3.1~10.6GHz超宽带LNA电路,它由两级简单的放大器通过级间电感连接构成。第一级放大器使用电阻电流复用结构和双电感退化技术来达到宽带输入匹配和低噪声性能,第二级放大器使用带电感峰值技术的共源级放大器来同时达到高平坦增益和好的宽带性能。测试结果表明,在3.1~10.6GHz频段内,提出的超宽带LNA的最大功率增益为15.6dB,S12为-45dB,输入输出隔离度小于-10dB,噪声系数NF为2.8~4.7dB,在6GHz时的输入三阶交调点IIP3为-7.1dBm。芯片在1.5V电源电压下,消耗的功率为14.1mW,芯片总面积为0.8mm0.9mm。     

基于0.18μm工艺SOI技术60V LDNMOS的设计与分析

随着功率器件尺寸的不断缩小,绝缘体上硅技术所受的关注度日益增加。在0.18μm工艺条件下基于SOI技术,运用SILVACO公司的Athena工艺仿真和Atlas器件仿真模拟软件,研究分析一种了60V LDNMOS结构,对不同沟道管宽度的器件进行设计和分析,并结合实际流片的测试结果,对器件直流性能进行了表征与分析,发现SOI器件无明显的由氧化埋层隔离作用所产生的显著影响器件性能的浮体效应和kink 效应,实现了性能优良的小尺寸60V LDNMOS器件。     

智能手机的ESD防护设计

便携设备对电路保护方案的需求正在迅速增长,本文以智能手机ESD防护为例,解析TVS元件在智能手机各个模组中的应用。     

基于130 nm SOI工艺数字ASIC ESD防护设计

绝缘体上硅(SOI)工艺具有寄生电容小、速度快和抗闩锁等优点,成为低功耗和高性能集成电路(IC)的首选.但SOI工艺IC更易受自加热效应(SHE)的影响,因此静电放电(ESD)防护设计成为一大技术难点.设计了一款基于130 nm部分耗尽型SOI (PD-SOI)工艺的数字专用IC (ASIC).针对SOI工艺ESD防护设计难点,进行了全芯片ESD防护原理分析,通过对ESD防护器件、I/O管脚ESD防护电路、电源钳位电路和ESD防护网络的优化设计,有效减小了SHE的影响.该电路通过了4.5 kV人体模型ESD测试,相比国内外同类电路有较大提高,可以为深亚微米SOI工艺IC ESD防护设计提供参考.     

10Gb/s0.18μm CMOS工艺复接器设计

介绍一种超高速4∶1复接器集成电路。电路采用0.18μm CMOS工艺实现,供电电源1.8 V。电路采用源极耦合场效应管逻辑(SCFL),与静态CMOS逻辑相比具有更高的速度。为了避免高速时序电路中常见的时钟偏差,在时钟树中放置了缓冲器。在设计中采用有源电感的并联峰化技术有效地提高了电路的工作速度。仿真结果表明电路工作速度可达10 Gb/s,复接器芯片面积约为970×880μm2。