基于AMBA总线的高性能QDRⅡ SRAM控制器设计

针对高速网络的需求,介绍了一种高速静态存储器QDRⅡSRAM,设计了一种基于AMBA总线的高性能QDRⅡSRAM控制器IP,具有良好的接口兼容性和可移植性。使用了深度为8×72位的写出FIFO与8×72位读入缓冲,增加了系统存取的效率,设计通过仿真及实际验证,能够良好应用于系统时钟为800 MHz的SOC环境中,满足功能和时序要求。     

DDRⅡ SRAM控制器的设计与FPGA实现

介绍一种新型静态存储器--DDRⅡSRAM(静态随机存储器)的存储器结构、与系统的接口连接、主要的操作时序.为实现动态背景信号生成,节省FPGA(现场可编程门阵列)内部资源,引入DDRⅡSRAM存储基带信息,通过DDR控制器控制基带信息高速读取,实现信号生成.深入分析实际DDRⅡSRAM工作原理及内部组成,利用FPGA实现存储器控制器的设计.基于软件无线电思想,通过它的快速、灵活、容易修改的特点,设计并实现在高速数据通信系统中,DDRⅡSRAM用于处理器和接口连接的外设之间的数据交换.FPGA芯片选用XLLINX公司的VIRTEX-4芯片,存储器选用CY7C1420系列芯片.从设计仿真和实验板调试结果可验证,存储器具有很高的传输速度和稳定性能.该实验成果已用于某动态背景信号生成系统中.     

视频图像捕获系统SRAM控制器的FPGA实现

介绍了视频图像捕获系统中用SRAM直接接收一帧数字图像信号的实现方案.图像数据采集频率可达13.5MHz,信号数据用FPGA芯片实现的SRAM控制器接收,然后直接存入到处理器的外部SRAM中.     

72Mbit QDR SRAM实现36Gbps的带宽

新型72MbitQDR-II(四倍数据率)和DDR-II(双倍数据率)SRAM是目前密度和带宽最高的SRAM,实现了高达50%的系统级带宽增幅,并使各种数据密集型应用(包括交换器、路由器、服务器、存储工具、无线基站和测试设备)中以及无线基站和测试设备的功能的读/写能力得以提升。其他制造商目前还无法提供容量超过36Mbit的QDRSRAM,传统的“2”字符组(B2)架构将时钟频率限制在200MHz。新器件采用了90nm的制造工艺和新的架构,打破了32Mbit、200MHz的瓶颈,提供高达250MHz的时钟频率以及高达36Gbps的带宽,消除了处理器的瓶颈,并且为交换器、路由器…     

基于FPGA和QDR的SAR雷达信号实时预处理的实现

实时预处理一直是合成孔径雷达实时系统设计的一个重点和难点。本文针对预处理的方位FIR滤波器的特殊要求,采用Xilinx的Virtex-5系列高性能FPGA进行设计,依托高性能的QDR存储器来进行滤波前的回波数据存取和滤波后数据的存储,极大地缩短了方位滤波回波数据的缓存和取用时间,提高了预处理方位FIR滤波器的通过率。该设计获得了良好的硬件性能,为系统的高性能实现奠定了基础。     

赛普拉斯推出 72MB QDR SRAM

赛普拉斯半导体公司(Cypress)日前宣布：已开始向客户提供其新型72Mbit QDR-II(四倍数据率)和DDR-II(双倍数据率)系列器件样片，这是目前世界上密度和带宽最高的SRAM。Cypress推出的这些新型存储器芯片实现了高达50％的系统级带宽增幅，并使各种数据密集型应用(包括交换器、路由器、服务器、存储工具、无线基站和测试设备)中的读／写能力得以提升。     

基于FPGA的NAND控制器设计与实现

在基于NAND型固态存储系统的开发中,接口芯片直接影响储存系统的性能,为了最大限度地提高读写性能,需对NAND控制器进行自主设计。通过分析NAND Flash的接口特性和NAND控制器的组成结构,采用了状态机对NAND控制器的主逻辑以及常用编程命令进行了描述,同时运用FPGA对该状态机逻辑进行实现,并对NAND主要操作命令进行了仿真试验。试验结果表明,该设计符合NAND Flash的操作时序要求。     

FPGA嵌入式多位宽SRAM的加固设计与实现

本文基于汉明码EDAC算法提出了一种现场可编程门阵列(FPGA)嵌入式多位宽SRAM(BRAM)抗辐射加固方法.通过开发FPGA程序,利用FPGA资源配置编解码电路,简化了BRAM的内部结构,从而使芯片面积、成本降低;利用状态机进行数据容错处理,提高了系统可靠性.通过上述方法解决了在复杂空间环境下,多位宽BRAM不易加...     

基于FPGA的Contbus控制器的设计与实现

硬件描述语言因其所特有的灵活性在硬件系统中起到越来越重要的作用。文中介绍了一种通过Verilog硬件描述语言设计Contbus总线接口控制器的方法,通过在ModelSim SE PLUS 6．0上运行测试程序模块,得到理想的仿真数据波形。最后搭建实际的FPGA硬件环境,证明设计正确,控制器工作正常。     

基于FPGA的SDRAM控制器设计与实现

针对SDRAM(Synchronous Dynamic Random Access Memory)在缓存图像数据时时序的控制比较复杂的问题,在研究SDRAM的特点和原理的基础上,提出了一种基于现场可编程逻辑器件FPGA(Field Programmable Gate Array)为核心的SDRAM控制器的设计方案。采用分模块的思想,把SDRAM的控制分成不同的功能模块,各模块之间通过信号状态线相互关联,并且相关模块利用状态机来控制整个时序的过程。另外,为了提高SDRAM的缓存速度,选择了SDRAM工作在页突发操作模式下,使SDRAM的读写速度有了大幅的提升。整个控制系统经过仿真和在线逻辑分析仪验证表明:控制器能准确地对SDRAM进行读写控制,稳定可靠,可应用于不同的高速缓存系统。     

指纹识别专用IC中ZBT SRAM控制器设计

本文针对指纹识别专用IC设计的特点,设计采用了片外ZBT SRAM.文中提出指纹识别系统中ZBT SRAM总线仲裁策略并设计了ZBT SRAM的控制器,实现了数据流的无缝处理,为指纹识别系统的算法模块提供了符合流水线算法要求的数据存储.本文设计的ZBT SRAM控制器及总线仲裁策略已在Xilinx公司Virtex4系列FPGA-xc4vsx35上通过验证,满足指纹识别系统专用IC对其功能和时序的要求.     

TMR+Scrubbing SRAM加固型FPGA辐照实验研究

针对卫星平台和载荷对大规模集成电路的依赖性越来越强,尤其是SRAM型FPGA。作为信号处理核心器件,FPGA的单粒子效应备受关注。文中研究了三模冗余和动态刷新两种加固方法,并进行重粒子试验验证,采用不同能量的粒子以对照实验的方式验证了加固方法的有效性,试验结果显示,文中设计的加固方法可以提高抗单粒子性能2倍以上。     

基于FPGA的FLASH控制器系统设计及实现

为了解决数字台标机中台标文件的存储问题,文中介绍了基于FPGA的FLASH控制器系统设计方法.说明了系统各个模块的功能原理以及各模块间的相互联系,阐述了FLASH读写控制器的设计过程,并着重介绍了通过设计有限状态机实现FLASH读写操作的方法,在QuartusⅡ中对设计进行了仿真验证,最后通过硬件测试证明了系统设计方法的正确性和可靠性.该方法对FLASH存储控制系统的设计具有普遍适用性.     

一种适于FPGA芯片的SRAM单元及外围电路设计

静态存储器(SRAM)功耗是整个芯片功耗的重要组成部分,并且大规模SRAM的仿真在芯片设计中也相当费时。提出了一种基于40 nm CMOS工艺、适用于FPGA芯片的SRAM单元结构,并为该结构设计了外围读写控制电路。仿真结果表明,该结构的SRAM单元在保证正确的读写操作下,静态漏电电流远远小于同工艺下普通阈值CMOS管构造的SRAM单元。同时,为了FPGA芯片设计时大规模SRAM功能仿真的需要,为SRAM单元等编写了verilog语言描述的行为级模型,完成了整个设计的功能验证。     

高速遥感图像压缩系统ZBT SRAM控制器的设计

针对高速遥感图像数据源的特点,提出了基于FPGA片外ZBT SRAM的双缓冲方案,并实现了ZBTSRAM控制器.该控制器提供FPGA与两片ZBT SRAM之间的接口,通过乒乓操作实现了对高速数据流的无缝缓冲与处理,为压缩处理模块提供了符合流水线算法要求的输入数据.本设计基于Altera公司的Stratix系列FPGA实现,并已在实际中通过验证,满足功能和时序要求.     

基于FPGA的通用液晶显示控制器的设计和实现

基于FPGA研究了液晶显示的驱动方法,参照液晶显示的逻辑和时序标准设计了可选择分辨率的通用液晶驱动,用Verilog硬件描述语言编写了通用液晶显示驱动控制器,可以实现不同分辨率的清晰动态显示,在不需要修改核心代码的情况下,普遍适用于多种分辨率图像切换显示。经实验验证,该通用液晶显示控制器占用资源少,能够满足液晶显示时序控制的要求;通用性好,可移植性强,在系统外扩高速存储设备后即可作为嵌入式系统的一部分驱动标准高分辨率液晶显示器。     

基于LUT 的SRAM2FPGA 结构研究

作为微电子工业中发展最迅速的一个领域,现场可编程门阵列(FPGA) 的内部结构设计越来越受到业内人士 的关注。为此针对目前普遍采用的基于查找表(LUT) 的SRAM2FPGA ,着重研究了其逻辑模块设计、布线结构设计和 输入输出模块设计,同时也对此类FPGA 基本结构进行了优化设计。