混频环设计关键技术研究

对混频环设计中的关键技术问题——混频环的捕捉带、混频器的选择、中频滤波器带宽的确定、高速防错锁电路的设计进行了研究。推导出了基本混频环捕捉带、带分频器混频环的捕捉带、混频器的选择、中频滤波器带宽确定的公式,并给出了一种高速防错锁电路的设计方案。结果的正确性都通过工程应用得到验证。     

基于防错锁控制结构的延迟锁相环设计

本文提出了一种防错锁控制结构,有效的解决了延迟锁相环教学和实践过程中出现的死锁定或谐波锁定等问题。基于0.18 μm CMOS工艺,完成了电路设计、版图设计以及后仿真。后仿真结果表明,在理想的时钟驱动下, 延迟锁相环在能准确锁定,确定性抖动为3.82 ps,自身随机性抖动为2 ps,可提供低抖动多相位的时钟。本文有助于学生理解掌握延迟锁相环精度和速度等设计要点,具有一定的教学指导意义。     

一种QPSK载波恢复环防错锁优化方法

针对QPSK信号的相干解调器中存在载波捕获错锁的实际工程问题,研究了目前常用的防错锁方法;在此基础上,提出了一种改进的中频信号数字频域处理方法,通过设计合适的等效滤波器,并对数字锁相环载波频率增加限制条件,有效地降低了载波捕获时发生错锁的概率。仿真试验结果和实际工程系统均验证了该防错锁优化方法的可行性。     

一种超宽带超低相位噪声频率综合器

为了解决直接频率合成方法频带拓展困难和锁相频率合成方法相位噪声附加恶化严重的问题,设计了一种联合直接模拟频率合成和锁相频率合成的混频锁相频率综合器.该频率综合器采用梳谱发生器激励超低相位噪声的偏移信号后,再将该信号插入锁相环进行环内混频,降低鉴相器的倍频次数进而优化输出信号的相位噪声,同时解决了超宽带混频锁相环的错锁问...     

一种宽带频率综合器快速自动频率校准技术

提出了一种新型快速自动频率校准技术,应用于宽带频率综合器的频带搜索和频率锁定过程。该自动频率校准模块通过直接控制频率综合器中压控振荡器(VCO)的开关电容阵列的闭合状态来调节VCO的振荡频率,实现快速锁定输出频率的目的。这种自校准技术由纯数字电路实现,校准过程只需5个时钟周期即可完成,时钟信号直接使用外部输入的参考时钟,具有算法简单、所需时钟周期少的优点。电路采用SMIC 0.18 μm CMOS工艺进行设计和验证,相比以往的校准技术,其校准时间明显减少。     

一种利用门电路实现可靠启动的基准电流源

为了解决电流和模式的基准电路的潜在启动失败问题以及使电路更加低功耗、低复杂度、高稳定性,提出了一种利用数字门电路实现可靠启动的CMOS带隙基准电流源。Spectre仿真表明,在1.8 V电源电压下,功耗为180μW,电路输出20μA参考电流,温度系数为11.9 ppm,线性度为1 054 ppm/V,输出噪声电压为0.1 mV,电源抑制比为-42 dB。采用TSMC0.18μm CMOS工艺流片。测试结果表明,电路能在15.4μs内实现可靠启动,输出参考电压稳定在1.28 V,其温度系数为89 ppm。该基准电流源已经成功地应用于工业自动化无线传感网(WIA)节点芯片的频率综合器中,并取得良好的应用效果。     

一种高速时钟电路的设计

本文基于DDS和PLL结合的频率合成方案，利用DDS芯片AD9852和集成锁相环SY89421，论述了一种输出频率为0.1Hz—200MHz的高速时钟电路的设计，就时钟电路硬件设计实现原理和软件编程进行了详细论述。     

一种X波段小型化频率综合器的设计

介绍了一种低杂散的小型化X波段频率综合器。基于SMT工艺,采用间接频率合成技术,使用锁相环、压控振荡器芯片、3阶无源环路滤波器和前置分频器实现频率综合。介绍了小型化的设计思路。仿真和测试结果表明,设计的频率综合器输出频率为9.2GHz,相位噪声优于-87dBc/Hz@10kHz,杂散优于-87.5dBc。该电路具有相噪低、杂散低、结构简单等优点,可广泛应用于通信、雷达等领域。     

一种改进的铷频标中的频率综合器

频率综合器是被动式小型铷原子频标的关键部件之一，本文介绍了一个新型频率综合器的组成与工作原理，测试表明，该频率综合器具有信号频谱纯度高，体积小及功耗低的特点。     

2.5GHz锁相环锁定检测电路分析

针对已有锁相电路的特性不能完全满足实际项目需求的缺点,设计了一种新的2.5GHz锁相环检测电路。完成了锁定检测电路的整体设计,并基于SMIC 0.18μm工艺进行重新设计。采用HSPICE进行仿真,结果表明,检测精度得到提高。     

宽带锁相环中的快速频带切换电路

首先讨论了普通频带切换电路及使用它的锁相环的电路结构,指出了其存在切换频带时间较长的问题,进而提出并分析了一种改进的频带切换电路。该电路在锁相环切换频带时,产生与输入参考时钟同步的复位信号用于复位鉴频鉴相器(PFD)和环路分频器,从而加快了锁相环频带的切换。该电路基于smicRF 0.18μm 1.8V CMOS工艺设计和流片验证,测试结果显示与普通频带切换电路相比,改进的频带切换电路明显的减少了频带切换时间。     

具有锁频/锁频-锁相两种工作模式的CMOS数字锁相环

提出了一种新型的数字锁相环（DPLL），它具有锁频（FL）和锁频-锁相（FPL）两种工作模式，在FL和FPL两种工作模式下分别可以获得较低的频率抖动和相位噪声。并采用自校准技术，具有快速锁定，低抖动，工作频率范围宽的优点。     

锁相环频率合成器捕捉过程的分析与仿真

锁相环频率合成器在射频通信电路中有广泛的应用,频率合成器的捕捉时间是很重要的性能指标.介绍了锁相频率合成器的基本原理,重点分析了环路的传递函数及环路滤波器在其中的影响,对频率响应过程进行了仿真分析.     

Characteristics of a variable length ring oscillator and its use in PLL based systems

This paper describes the properties of a multiplexer based variable length ring oscillator and the effects of using it as a voltage controlled oscillator (VCO) in a phase locked loop (PLL) based system. The application of the proposed VCO in a PLL used as an FM demodulator or as a frequency synthesizer has been examined and it has been shown that the length control facility of the VCO could be used for improving the performances of those systems. Hardware experimental results confirm the predictions regarding the performance enhancement.     

基于锁相环的精确自动增益控制电路

总结了目前稳幅电路的一般形式和特点。提出了一种基于锁相环的新型自动增益控制电路结构，分析了电路特性，并对实际设计时一些重要参量的选取进行了较为详细的分析探讨。     

PSPICE在锁相环路参数分析与设计中的应用

本文实详细介绍了利用ＰＳＰＩＣＥ仿真锁相环时，环路内各部件建模方法、锁相环仿真实例仿真结果。分析和结果表明了ＰＳＰＩＣＥ在锁相环路参数设计中的重要作用。     

A Low‐Spur CMOS PLL Using Differential Compensation Scheme

This paper proposes LC voltage‐controlled oscillator (VCO) phase‐locked loop (PLL) and ring‐VCO PLL topologies with low‐phase noise. Differential control loops are used for the PLL locking through a symmetrical transformer‐resonator or bilaterally controlled varactor pair. A differential compensation mechanism suppresses out‐band spurious tones. The prototypes of the proposed PLL are implemented in a CMOS 65‐nm or 45‐nm process. The measured results of the LC‐VCO PLL show operation frequencies of 3.5 GHz to 5.6 GHz, a phase noise of –118 dBc/Hz at a 1 MHz offset, and a spur rejection of 66 dBc, while dissipating 3.2 mA at a 1 V supply. The ring‐VCO PLL shows a phase noise of –95 dBc/Hz at a 1 MHz offset, operation frequencies of 1.2 GHz to 2.04 GHz, and a spur rejection of 59 dBc, while dissipating 5.4 mA at a 1.1 V supply.     

新型低压、高速CMOS电荷泵电路

针对电荷泵传统电路中存在的电荷注入、时钟馈通、电荷分享等现象、问题,提出了相应的解决措施,并且提出了一种新型的电荷泵电路。电路按0．18μCMOS工艺设计,Spectre仿真,可以工作在1V电源电压下,频率达到1GHz,输出电压范围为100～980mV,功耗130μW,输出波形连贯无跳跃。该电荷泵具有结构简单、低压低功耗的特性,适合高速锁相环电路的使用。     

PLL频率合成器中有源环路滤波器的设计与仿真

为提高PLL频率合成器的性能,简化环路滤波器的设计过程,提出了PLL频率合成器中有源环路滤波器的一种设计方法。首先给出一种实用的三次特性的有源环路滤波器结构,根据电路结构求出其频率特性,结合PLL频率合成器中鉴相器-VCO-分频器的相位传递函数,确定使系统稳定的相位最大返回处频率,合理分配滤波器的零、极点,进而综合出环路滤波器的设计方法,以及电路中各元件的计算公式。文中给出了设计实例并进行了PSPICE仿真,结果表明其性能完全能达到设计要求。