一种相变存储器读出电路及其快速读出方法

针对大规模相变存储器所具有的寄生电容大、可能出现读破坏现象等特性,提出了一种读电压模式的相变存储器读出电路及其快速读出方法。基于SMIC 40nm CMOS工艺的仿真结果表明,在2.5V电源电压下,该方法可以在90ns的读出周期内正确读出位线寄生电容为30pF的存储单元数据,同时,该读出周期随位线寄生电容的减小而减小。另外,该方法可以和传统的Burst等快速读出方式并存,非常适用于带数据预读机制的高端存储器技术。     

一种用于OTP存储器的灵敏放大器设计

设计了一种应用于反熔丝OTP存储器的灵敏放大器电路,该电路采用电压型灵敏放大,通过严格的读控制时序,该灵敏放大器能够准确无误地读出并锁存反熔丝存储单元的存储状态。电路结构简单、功耗低、电阻识别精度高、抗干扰能力强。仿真验证表明,在典型条件下,整个灵敏放大阶段仅需要8 ns,且满足在不同工作电压及温度条件下的工作需求。     

部分耗尽SOI静态存储器位线电路的研究

对部分耗尽SOI CMOS静态存储器的位线电路进行了模拟和研究,详细分析了BJT效应对SRAM写操作过程的影响,给出了BJT效应在SRAM写操作过程的最坏条件和最好条件下存储单元门管的瞬态泄漏电流的模拟结果;在详细分析BJT效应影响的基础上,对"First Cycle"效应进行了全面的研究.结果表明,"First Cycle"效应对写操作影响较大;研究了位线电容负载对存储单元门管体电位的依赖.最后,给出了研究结果.     

一种阵列布局优化的256 kb SRAM

介绍了一种阵列布局优化的256 kb(8 k×32位)低功耗SRAM。通过采用分级位线和局部灵敏放大器结构,减少位线上的负载电容;通过电压产生电路,获得写操作所需的参考电压,降低写操作时的位线电压摆动幅度,有效地减少了SRAM读写操作时的动态功耗。与传统结构的SRAM相比,该256 kb SRAM的写功耗可减少37.70 mW。     

一种OTP存储器高速读出机制的设计

本文设计了一种用于OTP存储器的高速读出机制.该读出机制由内部电路产生读控制时序,采用地址变化探测电路、脉冲宽度调整及控制信号产生电路、采样与锁存电路来实现读取操作.其具有电路结构简单,读出速度快,读出准确,抗噪声、抗干扰能力强,功耗低的特点.仿真结果表明整个读取周期仅为24ns,数据口的读出信号稳定准确,不会产生读取误操作.     

相变存储器中灵敏放大器的设计

设计了一种用于相变存储器(PCRAM)的全对称差分灵敏放大器电路,该电路采用预充电技术、限幅电路和防抖动电阻,具有抗干扰能力强、灵活性好、系统性失配小等优点.基于0.13μm CMOS工艺,设计了一个8 Mb的PCRAM测试芯片,并进行了流片.测试结果表明,设计的电路在读周期为2μs时能达到很好的读出效果.     

一种flash存储器的灵敏放大器设计

提出一种新型高速低工作电压的嵌入式flash灵敏放大器,该灵敏放大器由一个新型的位线稳压器和一个折叠共射-共基放大电路组成.基于0.13μm标准CMOS单元库的仿真结果表明,该灵敏放大器在-40℃～150℃的温度范围内有快速的读取速度,在最差工作环境下读取时间为17ns,最佳工作环境下为10ns,常温1.2V条件下的读取时间为12.5ns.     

一种基于时钟抽取偏置电压技术的存储器位线

基于一种新型时钟延时单元,设计了一种片上存储器的位线。在不增加版图面积的前提下,通过周期性地改变保持管的衬底偏置电压,减小了短路功耗、泄漏功耗和延迟时间,同时增加了电路的抗工艺波动能力。在SMIC 65 nm工艺下,完成了传统位线、改进后的位线以及静态随机存取存储器(SRAM)的设计。仿真结果表明,在1 GHz时钟频率下,改进后的两种位线与传统位线相比,功耗延迟积分别减小了19.1%和15.9%。最后,通过蒙特卡洛分析可知,改进后的位线相比于传统位线具有较强的抗工艺波动能力,即功耗延迟积的方差减小了97.1%。     

一种4 kb铁电存储器的设计

以清华大学微电子所的铁电存储器工艺为基础,设计了一个规模为4kb(512×8位)的铁电存储器,包括存储阵列、灵敏放大器、字线位线译码、驱动脉冲产生等模块。设计中,采用新开发的铁电电容模型,文中重点介绍了与传统DRAM、SRAM等存储单元完全不同的铁电存储单元的设计方法。仿真结果表明,铁电存储器在5V工作电压下工作周期为120ns。     

一种应用于DSP嵌入式存储器的灵敏放大器设计

提出了一种新型灵敏放大器,电路由单位增益电流传输器、电荷转移放大器及锁存器三部分组成。基于0.18μm标准CMOS单元库的仿真结果表明,与现有几种灵敏放大器相比,新型灵敏放大器具有更低的延时和功耗,在1.8 V工作电压、500 MHz工作频率、80μA输入差动电流以及DSP嵌入式SRAM6T存储单元测试结构下,每个读周期的延迟为728 ps,功耗为10.5fJ。与电压灵敏放大器相比,延迟减少约41%,功耗降低约50%;与常规电荷转移灵敏放大器相比,延迟减少约22%,功耗降低约37%;与WTA电流灵敏放大器相比,延迟减少11%,功耗降低31.8%。     

一种优化低电压SRAM灵敏放大器时序的4T双复制位线延迟技术

提出一种减少SRAM存取时间的4T双复制位线延迟技术.该技术主要降低灵敏放大器使能信号的时序变化.该设计通过增加另外一根复制位线并提出一种新的4T复制单元,以优化低电压SRAM灵敏放大器的时序.TSMC 65nm工艺仿真结果表明,在0.6V电源电压下,与传统复制位线设计相比,该技术的灵敏放大器使能信号时序的标准偏差降低30.8%,其读周期减少12.3%.除此之外,由于4T复制单元的MOS管数与传统复制单元相比降低1/3,减小了整体面积开销.     

一种应用于OTP存储器的新型电荷泵的设计

对一次性可编程（OTP）存储器进行编程时需要较大的编程电流,而传统的DICKSON电荷泵电路所提供的编程电流较小,不能满足要求。本文提出了一种适用于OTP存储器的新型电荷泵电路,在3.3V的工作电压下,输出电压7V,内部结点最高电压仅为8.8V,输出上升时间100ns,而且具有较高的电流负载能力,非常适合用于OTP存储器的编程。     

基于氧化钨的8 Mb高密度阻变存储器设计

设计了一款基于氧化钨的8Mb高密度阻变存储器,采用单晶体管开关、单电阻(1T1R)的存储器单元结构,设计了完整的存储单元、行列译码器、写驱动和灵敏放大器等关键模块。存储器芯片采用HHNEC 0.13μm 1P8M CMOS工艺流片。仿真结果表明,在8F2的高密度存储单元面积下,该存储器可实现准确的数据写入和读出功能。     

静态随机存储器低泄漏设计技术

随着CMOS工艺发展,高性能SoC的泄漏功耗占整体能耗的比例越来越大,内嵌存储器的泄漏是整体泄漏的主要来源,有两方面原因:(1)芯片内嵌的静态随机存储器SRAM容量越来越大;(2)每次访存操作时SRAM仅小部分阵列工作,大部分存储阵列处于非工作状态.总结SRAM低泄漏的电路设计技术,并总结工艺发展对于低泄漏设计技术的挑...     

一种高速只读存储器拓扑结构的设计

随着只读存储器密度越来越大,对读取速度的要求越来越高,位线大电容逐渐成为影响只读存储器读取速度的关键问题.设计了一种存储器拓扑结构,这种结构通过改变存储单元读取点的位置,能有效避免位线大电容充放电对读取速度的不利影响,极大地缩短了读取周期,提高了只读存储器的读取速度.该拓扑结构的优势在TSMC 0.13μm工艺仿真库里得到验证.     

应用于STT-MRAM存储器的高可靠灵敏放大器设计

自旋转移矩磁性随机存储器（STT-MRAM）以其非易失性、速度快、数据保持时间长等优势被认为是最有潜力的新型存储技术之一。然而,由于磁性隧道结（MTJ）的温度相关性,其隧穿磁阻率（TMR）在高温下会变低,对高可靠灵敏放大器的设计提出了更高的要求。基于2T-2MTJ存储单元,设计了一款可以工作在宽温度范围内的高灵敏度放大器。在-40～125℃的温度范围内,该灵敏放大器在TMR为50%时仍具有较高的灵敏度,保证了STT-MRAM的读可靠性。     

一种专用可重配置的FPGA嵌入式存储器模块的设计和实现

本文设计了一种满足FPGA芯片专用定制需求的嵌入式可重配置存储器模块.一共8块,每块容量为18Kbits的同步双口BRAM,可以配置成16K×1bit、8K×2bits、4K×4bits、2K×9bits、1K×18bits、512×36bits六种不同的位宽工作模式;write_first、no_change两种不同的写入模式.多个BRAM还可以通过FPGA中互连电路的级联来实现深度或宽度的扩展.本文重点介绍实现可重配置功能的电路及BRAM嵌入至FPGA中的互连电路.采用SMIC 0.13μm 8层金属CMOS工艺,产生FDP-II芯片的完整版图并成功流片,芯片面积约为4.5mm×4.4mm.运用基于March C+算法的MBIST测试方法,软硬件协同测试,结果表明FDP-II中的BRAM无任何故障,可重配置功能正确,证实了该存储器模块的设计思想.     

一种快速、低压的电流灵敏放大器的设计

提出了一种快速和低工作电压的非挥发性存储器的电流灵敏放大器。该电路采用自控恒流预充电路提高灵敏放大器的放大速度。TSMC的0．18μm模型库的HSPICE仿真结果表明，电路在-40℃～125℃范围内有快速的读取速度，在1V工作电压和室温下，电路的读取时间是33ns。     

一种4-Mb高速低功耗CMOS SRAM的设计

高性能的系统芯片对数据存取速度有了更严格的要求,同时低功耗设计已成为VLSI的研究热点和挑战.本文设计了一款4-Mb(512K×8bit)的高速、低功耗静态存储器(SRAM).它采用0.25μm CMOS标准工艺和传统的六管单元.文章分析了影响存储器速度和功耗的原因,重点讨论了存储器的总体结构、灵敏放大器及位线电路.通过系统优化,达到15ns的存取时间.     

一种提高SRAM写能力的自适应负位线电路设计

随着器件尺寸缩小到纳米级,在SRAM生产过程中,工艺偏差变大会导致SRAM单元写能力变差.针对这一问题,提出了一种新型负位线电路,可以提高SRAM单元的写能力,并通过控制时序和下拉管的栅极电压达到自我调节负位线电压,使负电压被控制在一定范围内.本设计采用TSMC 40nm工艺模型对设计的电路进行仿真验证,结果证明,设计的电路可以改善写能力,使SRAM在电压降到0.66V的时候仍能正常工作,并且和传统设计相比,本电路产生的负电压被控制在一个范围内,有利于提高晶体管的使用寿命,改善良率,节省功耗.