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多码率LDPC码高速译码器的设计与实现 总被引:2,自引:0,他引:2
低密度奇偶校验码(LDPC码)以其接近香浓极限的性能得到了广泛的应用.如何在.FPGA上实现多码率LDPC码的高速译码,则是LDPC码应用的一个焦点.本文介绍了一种多码率LDPC码及其简化的和积译码算法;设计了这种多码率LDPC码的高速译码器,该译码器拥有半并行的运算结构和不同码率码共用相同的存储单元的存储资源利用结构,并以和算法与积算法功能单元同时工作的机制交替完成对两个码字的译码,提高了资源利用率和译码速率.最后,本文采用该结构在FPGA平台上实现了码长8064比特码率7/8、6/8、5/8、4/8、3/8五个码率的多码率LDPC码译码器.测试结果表明,译码器的有效符号速率达到200Mbps. 相似文献
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提出了一种三码率、低复杂度、可扩展的国标数字电视信道编码器的结构,并采用Altera公司的Stratix芯片实现。该编码结构主要采用自顶向下的设计方法,通过对编码算法、编码结构进行优化调整,取得了编码器硬件实现中的资源占用与编码效率的平衡。通过Verilog时序仿真分析表明,该编码器信息吞吐率为50Mbit/s,具有较高的实用价值。 相似文献
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该文介绍了5G标准中LDPC码的特点,比较分析了各种译码算法的性能,提出了译码器实现的总体架构:将译码器分为高速译码器和低信噪比译码器。高速译码器适用于码率高、吞吐率要求高的情形,为译码器的主体;低信噪比译码器主要针对低码率、低信噪比下的高性能译码,处理一些极限情形下的通信,对吞吐率要求不高。分别对高速译码器和低信噪比译码器进行了设计实践,给出了FPGA综合结果和吞吐率分析结果。 相似文献
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5G LDPC码译码器实现 总被引:1,自引:0,他引:1
该文介绍了5G标准中LDPC码的特点,比较分析了各种译码算法的性能,提出了译码器实现的总体架构:将译码器分为高速译码器和低信噪比译码器。高速译码器适用于码率高、吞吐率要求高的情形,为译码器的主体;低信噪比译码器主要针对低码率、低信噪比下的高性能译码,处理一些极限情形下的通信,对吞吐率要求不高。分别对高速译码器和低信噪比译码器进行了设计实践,给出了FPGA综合结果和吞吐率分析结果。 相似文献
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介绍了多边类型LDPC码,对一种易于硬件实现简化的最小和积补偿算法(MS-offset算法)进行研究并应用在多边类型LDPC码中,通过算法仿真完成了其性能对比分析,利用Verilog语言完成该算法的实现。该算法简化了硬件实现的复杂度,降低了资源消耗。 相似文献
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利用最小和算法(Min-Sum Algorithm,MSA),提出了一种存储高效的、低复杂度的多码率LDPC译码器.通过引入映射网络和地址产生器,采用流水线设计,降低了硬件实现复杂度,减少了存储需求量,提高了系统吞吐量.通过资源复用,在不增加存储器的情况下,实现了码率可调.采用该结构,在FPGA上实现了一个适合中国移动多媒体广播(CMMB)标准的LDPC译码器,1/2码率10次迭代时,吞吐量可达70.5Mb/s,3/4码率15次迭代时,吞吐量可达73.2 Mb/s. 相似文献
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由于传统的LLR BP译码算法不易于FPGA实现,为了降低实现复杂度,采用一种改进的LLR BP译码实现方法,设计了一种码长为40、码率为0.5的规则LDPC码译码器,并完成了FPGA仿真实现.仿真和综合的结果表明,所设计的译码器吞吐量达到15.68 Mbit/s,且译码器的资源消耗适中. 相似文献
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由于BP算法中的非线性运算较复杂,实现中通常采用Min-Sum近似简化译码算法.针对译码过程中需要存储大量信息的问题,本文提出了一种基于Min-Sum近似算法的QC-LDPC译码器.通过重新安排Min-Sum近似算法中的运算,并将校验节点信息以一种压缩冗余的形式表示,大大减少了译码器所需的存储空间.针对QC-LDPC码校验矩阵准循环的特性,译码过程中以块为单位对信息进行更新,且可以实现多种消息传递调度策略.为进一步减少存储空间,对变量节点信息采用了非线性量化,根据密度演进理论对量化规则进行了优化. 相似文献
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高码率LDPC码译码器的优化设计与实现 总被引:1,自引:0,他引:1
本文以CCSDS推荐的7/8码率LDPC码为例,提出了一种适于高码率LDPC码译码器的硬件结构优化方法。高码率的LDPC码通常也伴随着行重与列重的比例较高的问题。本方法是在拆分校验矩阵的基础上,优化常用的部分并行译码结构,降低了高码率LDPC码译码时存在的校验节点运算单元(CNU)与变量节点运算单元(VNU)之间的复杂度不平衡,并由此提高了译码器的时钟性能。实验证明,本文方案提供的结构与常用的部分并行译码结构相比,节省硬件资源为41%;采用与本文方案相同的硬件资源而未经矩阵拆分的部分并行译码方案的码速率为本文方案的75%。 相似文献
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一种高速LDPC编译码器的设计与实现 总被引:2,自引:1,他引:1
分析了基于欧氏几何的LDPC码校验矩阵、生成矩阵的设计方法,讨论了硬件可实现的并行编码器、解码器应具有的结构特点。采用此方法设计了一个长度8176bit、码率3/4的LDPC码。该码字的编码矩阵、解码矩阵都为准循环矩阵,因此非常易于FPGA或ASIC实现,对RAM容量和逻辑单元数量的需求很小,理论吞吐率可达250Mb/s。建立了一个基于FPGA的码字性能测试平台,实测结果表明,该码字的误码平底至少在BER=10-9以下,其性能距离香农限不大于1.4dB。 相似文献
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一种准循环LDPC解码器的设计与实现 总被引:5,自引:5,他引:0
面向准循环LDPC码的硬件实现,定点分析了各种解码算法的解码性能,偏移量最小和(OMS)算法具备较高解码性能和实现复杂度低的特点.提出一种基于部分并行方式的准循环LDPC解码器结构,在FPGA上利用该结构成功实现了WiMAX标准中的LDPC解码器.FPGA验证结果表明,采用该结构的解码器性能优良,实现复杂度低,数据吞吐率高. 相似文献