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应用台积电(TSMC)0.18μm CMOS工艺模型,设计了一种2.4GHz全集成低噪声放大器。通过ADS(Advanced Design System)软件对电路进行了优化设计,仿真结果表明在1.8V电源电压下,工作电流约为6mA,输入输出匹配良好,在2.45GHz的中心频率下,它的噪声系数(NF)为2.605dB,增益(s21)为20.120dB。 相似文献
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基于SMIC 0.18 μm RF-CMOS工艺,实现了一种工作于2.45 GHz的功率放大器,给出了电路仿真结果和电路版图.电路采用两级放大的结构,分别采用自偏置技术和电阻并联负反馈网络来缓解CMOS器件低击穿电压的限制,同时保证了稳定性的要求.为了提高线性度,采用一种集成的二极管线性化电路对有源器件的输入电容变化提供一种补偿机制,漏端的LC谐振网络和优化的栅偏置用来消除由跨导产生的非线性谐波.在3 V电源电压下,放大器功率增益为23 dB,输出1 dB压缩点约为25 dBm,对应的功率附加效率PAE可达35%. 相似文献
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基于130 nm互补金属氧化物半导体(CMOS)工艺,设计了一种高增益和高输出功率的24 GHz功率放大器。通过片上变压器耦合实现阻抗匹配和功率合成,有效改善放大器的匹配特性和提高输出功率。放大器电路仿真结果表明,在1.5 V供电电压下,功率增益为27.2 dB,输入输出端回波损耗均大于10 dB,输出功率1 dB压缩点13.2 dBm,饱和输出功率17.2 dBm,峰值功率附加效率13.5%。 相似文献
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近年来60 GHz附近的一个连续频段可以自由使用,这为短距离的无线个域网等高速率传输的应用提供了条件.设计了一个工作在60 GHz的CMOS功率放大器.采用台积电0.13μmRF-CMOS工艺设计制造,芯片面积为0.35mm × 0.4 mm,最大线性输出功率为11 dBm,增益为9.7 dB,漏极增加效率(η_(PAE))为9.1%.达到应用在通信距离为10 m的无线个域网(WPAN)射频电路中的要求.设计中采用了厚栅氧化层工艺器件和Load-Pull方法设计最优化输出阻抗z_(opt),以提高输出功率.该方法能较大提高CMOS功率放大器的输出功率,可以应用到各种CMOS功率放大器设计中. 相似文献
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设计了一个共源-共源共栅的两级低噪声放大器,并且在两级之间采用了串联谐振回路来提高电路的性能.该电路采用TSMC 0.18μm CMOS工艺,电源电压为1.8 V.仿真结果显示,在2.45 GHz的中心频率上,该电路能够提供26.92 dB的正向增益及很好的输入输出匹配,噪声系数为0.88 dB,功耗为14.49 mW,1dB压缩点为-9dBm. 相似文献
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采用线性化技术改进的混频器结构提高了线性度.采用TSMC 0.18 μm RF CMOS模型进行了电路仿真.仿真结果:在电源电压为1.8 V时,输入三阶截断点(IIP3)为10.3 dBm,输入1dB压缩点(P-1dB)为-3.5 dBm,增益为9.2 dB,单边带噪声系数为17 dB. 相似文献
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一种5.7 GHz CMOS 全集成低噪声放大器的设计 总被引:1,自引:0,他引:1
提出并设计了一种可以完全单片集成的5.7 GHz低噪声放大器(LNA)。该电路结构利用MOSFET自身的栅寄生电阻,通过简单的LC网络变换实现输入匹配;并采用跨阻结构,实现输出匹配。该电路采用TSMC 0.35μm CMOS工艺,用ADS模拟软件进行分析与优化。结果表明,设计的低噪声放大器,其增益为11.34 dB,噪声系数为2.2 dB,功耗12 mW,输入反射系数-33dB,线性度-4 dBm。 相似文献
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设计了一种基于65 nm CMOS工艺的60 GHz功率放大器。采用共源共栅结构与电容中和共源级结构相结合的方式来提高功率放大器的增益,并采用两路差分结构来提高输出功率。采用片上变压器作为输入/输出匹配及级间匹配,以减小芯片的面积,从而降低成本。采用Cadence、ADS和Momentum等软件进行联合仿真。后仿真结果表明,在工作频段为60 GHz时,最大小信号增益为26 dB,最大功率附加效率为18.6%,饱和输出功率为15.2 dBm。该功率放大器具有高增益、高效率、低成本等优点。 相似文献