采用改进电流调制功耗缩放的精度和速度可编程流水线模数转换器

介绍了一个精度和速度可编程、但不需要改变运算放大器偏置电流的流水线模数转换器,实现了8～11bit和400k～40MSa/s的程控范围.提出了一种新颖的预充型开关运放,在降低功耗的同时,可以使运算放大器快速开启.通过采用改进的电流调制功耗缩放技术、新颖的开关运放技术、采样保持电路消去技术和动态比较器,大大降低了电路的功耗.电路设计采用1.8V 1P6M 0.18μm CMOS工艺,仿真结果表明:在11bit,40MSa/s性能条件下,输入信号为19.02MHz时,无杂散动态范围(SFDR)为81dB,信噪失真比(SNDR)为67dB,功耗为29mW.     

一种采用改进放大器的12位40兆采样率的流水线模数转换器

本文设计实现了一种采用改进放大器的12位40兆采样率的流水线模数转换器。基于该模数转换器的结构,本文分析了影响模数转换器的精度的放大器非理想因素,并提出了针对放大器的补偿技术。该技术消除了增益提高技术和开关电容共模反馈结构对放大器的带宽和相位裕度的限制。整个模数转换器使用0.35μm标准CMOS工艺设计制作。测试结果表明,该模数转换器能够在2V输入范围内,40兆赫兹采样时钟下实现60.5dB信噪失真比和74.5dB的无杂散动态范围。     

一种10位50MHz流水线模数转换器的设计

采用每级1.5 bit和每级2.5 bit相结合的方法设计了一种10位50 MHz流水线模数转换器。通过采用自举开关和增益自举技术的折叠式共源共栅运算放大器,保证了采样保持电路和级电路的性能。该电路采用华润上华(CSMC)0.5μm 5 V CMOS工艺进行版图设计和流片验证,芯片面积为5.5 mm2。测试结果表明:该模数转换器在采样频率为50 MHz,输入信号频率为30 kHz时,信号加谐波失真比(SNDR)为56.5 dB,无杂散动态范围(SFDR)为73.9 dB。输入频率为20 MHz时,信号加谐波失真比为52.1 dB,无杂散动态范围为65.7 dB。     

流水线模数转换器研究现状

基于运算放大器(OTA)的开关电容技术是目前流水线模数转换器(ADC)的主要实现方式.由于该技术需要使用高增益宽带宽OTA来保证电路的速度和精度,基于该技术的流水线ADC难以在纳米级CMOS工艺条件下实现并且功耗限制日益突出.文章首先介绍了流水线ADC的基本原理,其次介绍了基于OTA的开关电容实现技术及其在纳米级CMO...     

10 bit 40 MS/s流水线模数转换器的研制

设计了一种10 bit 40 MS/s流水线模数转换器.通过采用自举开关和增益提升的套筒式共源共栅运放,保证了采样保持电路和级电路的性能.该模数转换器采用TSMC 0.35 p.m CMOS3.3 V工艺流片验证,芯片核心面积为5.6 jmm2.测试结果表明,该模数转换器在采样率为40 MHz输入频率为280 kHz时,获得54.5 dB的信噪比和60.2 dB的动态范围;在采样率为46 MHz输入频率为12.6 MHz时,获得52.1 dB的信噪比和60.6 dB的动态范围.     

10bit 20MS/s流水线模数转换器设计

设计了一个20MHz采样率,10bit精度流水线模数转换器。采用新颖的栅压自举开关,使电路在输入信号频率很高时仍具有良好的动态性能;用MATLAB仿真增益增强型运算放大器在不同反馈因子下闭环零、极点特性,提出了使大信号建立时间最短的主运放、辅助运放单位增益带宽和相位裕度范围。采用SMIC0.35μm2P4M工艺流片验证,20MHz采样率,2.1MHz输入信号下,SFDR=73dBc,ENOB=9.18bit。     

流水线ADC功耗优化算法及其硬件实现

提出了一种针对流水线模数转换器的功耗优化算法,包括各级分辨率的分配、电容缩减、各级电流控制、各级电路结构选择和最后确认五部分.采用了上述功耗优化算法,并引入了改进的取样保持放大器和比较器,在TSMC0.18μmCMOS工艺下,设计了一个10位,取样速率80MHz的流水线ADC.在40MHz输入信号下,SNDR和SFDR分别为58.1dB和60.14dB,功耗为57mW.原型测试结果说明此算法可在保证ADC特性的前提下,达到功耗优化的目的.     

一种用于低功耗流水线模数转换器的新型低电压运算放大器

本文提出一种新型适用于低电压的两级运算放大器。该放大器采用电平平移技术和电流镜镜像技术分别在第一级和第二级实现CLASS-AB偏置,在相同的电流消耗下,有效输入跨导相对传统的两级运放提高了一倍,从而实现了低功耗、大带宽、建立时间短的目标。采用嵌套米勒补偿技术和对称结构的共模反馈电路,运放在动态工作时可以达到很好的稳定性。在1.2伏的电源电压、0.18微米CMOS工艺下,该运放用于12位40兆赫兹采样频率的流水线模数转换器前端采样保持中,仿真结果显示,采样保持电路的无杂散动态范围达到95.7dB,总谐波失真-94.3dB,信噪失真比达到89.5dB,功耗仅为5.8毫瓦。     

用于12bit250MS/s流水线ADC的运算放大器设计

设计了一种应用于12 bit 250 MS/s采样频率的流水线模数转换器(ADC)的运算放大器电路.该电路采用全差分两级结构以达到足够的增益和信号摆幅;采用一种改进的频率米勒补偿方法实现次极点的“外推”,减小了第二级支路所需的电流,并达到了更大的单位增益带宽.该电路运用于一种12 bit 250 MS/s流水线ADC的各级余量增益放大器(MDAC),并采用0.18 μm 1P5M 1.8 V CMOS工艺实现.测试结果表明,该ADC电路在全速采样条件下对于20 MHz的输入信号得到的信噪比(SNR)为69.92 dB,无杂散动态范围(SFDR)为81.17 dB,整个ADC电路的功耗为320 mW.     

一种16位Sigma-Delta级连流水线模数转换器

介绍了一种低噪声低过采样率的多位sigma-delta级连流水线模数转换器。这种结构由一个二阶五位sigma-delta调制器级连一个四级十二位流水线模数转换器构成,并且工作在八倍低过采样率下。通过使用动态元件匹配技术使得整个模数转换器的静态和动态性能被提高。这个基于0.35um CMOS工艺制造的模数转换器分别使用5V/3V的模拟/数字电源电压,工作在4 MHz的时钟频率下,获得82dB的信噪比,消耗300mW功耗。     

一种新型高线性度MOS采样开关

提出了一种提高MOS采样开关线性度的新方法。通过采用电阻分压电路实现一个处于线性工作状态的“复制”MOS管,使其与采样MOS管具有相同的阈值电压。较之传统栅压自举开关,此新型MOS采样开关能够消除由于阈值电压随输入信号变化所产生的非线性。基于Char-tered 0.35μm标准CMOS工艺设计的新型采样开关,在输入信号为30 MHz正弦波,峰-峰值为1V,采样时钟频率为80 MHz时,无杂散动态范围达到了110 dB,较之自举采样开关提高了12 dB左右;同时,导通电阻的变化减小了90%。     

一种用于高精度SAR ADC的采样失真消除电路

提出了一种新型双板采样的采样失真消除电路,可用于16位差分型高精度SAR ADC。为了消除采样开关导通电阻导致的信号失真,该采样失真消除电路由器件尺寸成比例关系的两条采样路径组成,通过两条路径作差将差分两端的误差电荷相互抵消。相较于传统的顶板采样或底板采样,双板采样放大了差分输入信号的幅值,避免了电荷作差造成的信号衰减。仿真结果表明,在1 MS/s的采样率下,对于300 kHz的正弦输入信号,该采样失真消除电路的总谐波失真降低了15 dB,无杂散动态范围提高了19 dB,采样电路的信噪比为112 dB。     

一种新颖的可编程电压监测芯片

提出了一种新颖的可编程电压监测芯片设计。该芯片无需任何外部元件,仅对3个编程管脚采取不同的连接方式,即可实现36种不同的编程状态,一颗芯片可以覆盖1.5V到5.0V的电压范围。同时,特殊时序的采样保持电路和数字限流模块的设计使其具有极低的静态功耗。该芯片基于0.5μm的混合信号工艺实现,芯片面积为0.24mm2,仅消耗3μA静态电流。     

An Ultra-Low Power Programmable Current Gain Amplifier with a Novel Current Gain Controller Structure for IoT Applications

In this paper a novel structure is introduced for programming current gain amplifier that works in near subthreshold regime. The flipped voltage follower is utilized to achieve different gain and the subthreshold MOS is using in order to decrease power consumption. Class AB structure is used to attain a wide dynamic range. These techniques are led to achieving low complexity and low area and ultra-low power compare to previous PGA. Moreover, by using the resistor the current is converted to voltage in output node, hence, the voltage gain is achieved simply by using this structure. The post-layout simulation result shows the proposed structure could provide current gain from 0 to 25 dB, while constant bandwidth of 10 MHz. However, the power consumption of the proposed PCGA is only 120 nW with?±?0.6 V supply. These results are verified by the post-simulations of the proposed PCGA that performed by 65 nm standard CMOS technology.

     

基于DSP和高速A/D的电力系统多通道同步采样

介绍了一种以DSP芯片TMS32OC6711D为处理核心,辅以高速A/D芯片ADS8364,实现电力系统多通道同步采样分析的系统结构,着重介绍系统的硬件设计,通过测试及使用表明,该设计使用方便、实时性好、抗干扰性强、测量精度高、性价比优,可在电力系统中广泛使用.     

一种低功耗低电流失配可编程电荷泵

基于0.13 μm CMOS工艺,实现了一种适用于超宽带EOC-Tuner频率合成器的低功耗可编程电荷泵。通过延迟调节单元基本消除了电荷泵控制信号的延迟失配,采用辅助管降低电荷共享的影响,采用误差放大器实现电流精确匹配。后仿结果表明,电荷泵的标准电流为10~160 μA,电流变化步长为10 μA;当输出电流为160 μA时,电流失配低于0.6%,基本消除了电流失配;在0.3~1.2 V输出电压范围内,电流波动为6.4%,避免了沟道长度调制效应的不良影响;延迟失配和电荷共享导致的电流过冲低于20%;当锁相环环路锁定且电源电压为1.5 V时,电荷泵和鉴频鉴相器仅消耗电流197 μA。流片测试结果表明,锁相环输出信号频率为675 MHz时,电荷泵产生的参考杂散约为－64.81 dBc。     

A Floating-Point ADC with Variable Gain Pipeline Stages

Typically an automatic gain control (AGC) amplifier is needed in a receiver to control the amplitude of the signal at the input of the ADC. To get rid of the AGC, a floating-point pipelined analog-to-digital converter (FP-ADC), which consists of variable gain stages, is presented. The frontend pipeline stages of the ADC use a larger gain if the value of the signal is small. If the value of the signal is large, they act as typical pipeline stages. Thus, the small values of the signal are converted using higher resolution than larger values. The dynamic range of the ADC is increased and a separate AGC is not needed.     

高精密程控电压源设计与实现

提出一种基于MCU的高精密程控电压源实现方法。PC机通过异步串口与MCU通信,远程控制D/A输出,同时使用精密电阻衰减网络压缩电压幅度,提高输出电压精度,输出电压经放大器驱动输出,增强了负载能力。根据大量的测试数据,创造性地拟合输出电压与配置电压值的函数关系,并通过软件修正系统误差和非线性误差,精度可达±1.5μV,完全满足设计要求。     

低信噪比下的提高正弦波频率估计精度算法

本文针对双线极大值匹配算法在低信噪比时的不足之处,通过对DFT系数的深入研究,提出了一种提高频率估计精度的实用算法,仿真结果表明,该方法精确度高,运算量小,具有广阔的应用前景。