采用FPGA实现的8位高速并行乘法器

利用Altera公司的MAX PLUSⅡ软件及FPGA器件中的FEX10K10芯片来实现8位并行乘法器。对设计的器件进行了仿真。结果表明本设计是正确的。要用FPGA设计电路大在缩短了设计周期，降低了开发成本。     

基于部分积优化的高速并行乘法器实现

提出了部分积产生与压缩单元的改进结构,通过对部分积产生算法进行优化,采用选择器结构来替换传统的与或门,提高了部分积电路的性能,并降低了该模块的面积与功耗.对压缩单元的优化提高了部分积压缩的速度.对16×16并行乘法器综合验证表明,改进的乘法器性能提高14.5%,面积减少7.1%,同时功耗下降17.2%.     

16×16位高速低功耗并行乘法器的实现

基于0.6μm双阱CMOS工艺模型,实现了一种高速低功耗16×16位并行乘法器。采用传输管逻辑设计电路结构,获得了低功耗的电路性能。采用改进的低功耗、快速Booth编码电路结构和4-2压缩器电路结构,它在2.5V工作电压下,运算时间达到7.18ns,平均功耗(100MHz)为9.45mW。     

集成模拟乘法器

本文简述了集成模拟乘法器的作用与实现方法及各种方法的优缺点。着重介绍了开关模拟乘法器和四象限模拟乘法器的组成、工作原理、发展状况、主要特点和用途。详述了国外新产品ＨＰＭＸ２００１型硅双极单片ＱＰＳＫ调制器；列举了ＡＤ５３２内修正集成电路乘法器／除法器和ＡＤ５３４高性能内修正集成电路四象限乘法器／除法器的主要性能；指出研制正文电路及四象限乘法器的必要性和技术要求。     

高电流,高速缓冲器

图中所示电路是为相对大的脉冲型信号应用于一个标准阻抗(比方说50Ω)的情况而设计的。两个高速缓冲器的并联电路防止了在高负载和高驱动的情况下出现过热。使用的运算放大器是ＡｎａｌｏｇＤｅｖｉｃｅｓ公司的ＢＵＦ104型,带宽为110ＭＨｚ,旋转速率很高,为3000Ｖμｓ-1...     

单片集成并行流水线操作16×16位数字乘法器

本文介绍采用平行/流水线操作原理的16× 16位数字乘法器的工作原理和单片集成结果.整个电路由二相非重叠时钟控制,利用标准单元设计,由7000多门组成芯片,在双层铝布线的 2μm CMOS工艺上制备,能实现最高乘法操作每秒 7 MHz,芯片的面积为 8758 × 8878 μm.     

改进型booth华莱士树的低功耗、高速并行乘法器的设计

采用一种改进的基4 BOOTH编码和华莱士树的方案,设计了应用于数字音频广播(DAB)SOC中的FFT单元的24×24位符号定点并行乘法器.通过对部分积的符号扩展、(k:2)压缩器、连线方式和最终加法器分割算法的优化设计,可以在18.81 ns内完成一次乘法运算.使用FPGA进行验证,并采用chartered 0.35 μm COMS工艺进行标准单元实现,工作在50MHz,最大延时为18.81 ns,面积为14 329.74门,功耗为24.69 mW.在相同工艺条件下,将这种乘法器与其它方案进行比较,结果表明这种结构是有效的.     

高速浮点乘法器设计

设计了一种符合IEEE-754标准的32bits高速CMOS浮点乘法器.该乘法器采用MBA算法和基于4:2 compressor的树型结构完成Carry Save形式的部分积压缩,再由高速Carry Select加法器求得乘积.电路设计采用了新型的高速加法运算单元.乘法器采用0.35(m制程,内含19,197个晶体管.3.3V工作电压下(室温),乘法器延迟时间为3.807ns,功耗为107mW@100MHz.     

一种高速低功耗MOS电流模逻辑加法器的设计

对具有不同输入端的MOS电流模逻辑(MCML)门电路进行了设计分析,应用MCML单元逻辑电路,设计了一个4位超前进位加法器.基于SMIC 0.13 μm CMOS工艺平台,对设计的加法器进行仿真.结果表明,该加法器的延迟比传统CMOS电路小,可广泛用于高速低功耗逻辑运算单元.     

Current-Mode Multiplier/Divider Circuits Based on the MOS Translinear Principle

In this paper, novel current-mode analog multiplier/divider circuits based on a pair of voltage-translinear loops are presented, featuring simplicity, precision and wide dynamic range. They are suitable for standard CMOS fabrication and can be successfully employed in a wide range of analog signal processing applications. Two versions, based on stacked and up-down voltage-translinear loops, respectively, are described. Experimental results are provided in order to verify their correct operation.     

A Compact Four-Quadrant Floating-Gate MOS Multiplier

A compact, four-quadrant analog CMOS multiplier featuring wide dynamic range is presented. The capacitive voltage division obtained by the use of Floating-Gate MOS (FGMOS) transistors, and an accurate wide-swing current mirror based on active bootstrapping, allow a wide input range, low harmonic distortion, and high linearity. Simulation and measurement results for a 0.8 μm CMOS prototype demonstrate the validity of the proposed approach.     

A Design Methodology for MOS Current-Mode Logic Frequency Dividers

In this work, a methodology for the design of MOS current-mode logic frequency dividers is presented. A mix of hand calculations and circuit simulations is used to relate the power consumption and the frequency of operation. Each latch in the dividers is sized separately in order to minimize the overall power consumption. Furthermore, the effect on the power consumption of circuit parameters such as output swing and voltage gain of the input differential pair is analyzed in detail. The methodology has been applied to dividers by two and dividers by three with 50% output duty cycle     

Jitter Analysis of Nonautonomous MOS Current-Mode Logic Circuits

In this paper, we analyze the occurrence of jitter due to random and deterministic disturbances in nonautonomous current-mode logic circuits. First, we present an analytical model that explains the transformation of noise into jitter as a linear time-variant process, with its time-domain impulse response function and a frequency-domain system function. The model is then used to analyze jitter in two different circuits, with different sources of noise. In the first example, we use the model to predict jitter due to device noise in a frequency divider, and identify devices that are the main contributors to the jitter. In the second example, we examine jitter of a buffer with deterministic ground noise. Jitter predictions are compared to the results obtained through exhaustive simulation. According to the comparison, the method predicts jitter with an error of up to 3.4%.      

基于平方根电路的电流模式乘法/除法器的实现

根据MOS管的跨导线性原理,设计了一个电流模式平方根电路.以该电路为基本模块,综合设计出一种新颖的电流模式乘法/除法器.采用TMSC 0.35 μm CMOS集成工艺,对设计出的电路进行PSPICE仿真测试.结果表明,提出的电路具有带宽宽、功耗低、线性度好等优点,可以作为一个基本模块在电流模式电路中使用.     

高精度电流模式四象限乘法器的设计与应用

在AB类电流镜基础上,采用两个跨导线性环电路,设计了一款高精度电流模式四象限模拟乘法器。通过引入参考电流,增大了乘法器输入输出范围。将提出的乘法器作为增益控制单元与基本差分式OTA相连,实现了一款跨导增益宽范围线性可调的OTA。采用TSMC 0.35 μm CMOS集成工艺,对实现的乘法器和OTA进行Pspice仿真,结果表明,乘法器与OTA具有精度高、输入范围广、线性度好、功耗低等优点,可作为基本模块应用于多种电流模式信号处理系统中。     

全MOS管组成的模拟四象限CMOS乘法器

介绍建立于ＭＯＳ管平方特性，由２８个ＣＭＯＳ管组成的四象限ＣＭＯＳ模拟乘法器。以Ｐ阱ＣＭＯＳ工艺制备的电路在电源电压１／３动态范围内，有最大线性误差小于２％的特性，乘法器带宽为６２ｋＨｚ，在±５Ｖ电源电压下，功耗为５ｍＷ，芯片面积为０．４７ｍｍ２。     

并行行旁路乘法器的设计与实现

为了进一步降低乘法器运算过程中的延迟,减少功耗,在行旁路乘法器的基础上进一步优化,提出一种并行行旁路(PRB)乘法器,并用有限状态机进行了实现.在行旁路的基础上,通过对乘数进行重新编码并行输出部分积,使乘法运算中产生的部分积数量减少,提高运算速度;利用有限状态机实现PRB乘法器,有效减少了电路中逻辑元件的数量,降低了功耗.在Quartus平台上进行的仿真表明PRB乘法器在整体性能上有较大的改善.     

一种适于VLSI实现的并行乘法器结构

本文首先讨论了数据格式与改进Booth算法的关系。用简化部分积的扩展符号位所在全加器的连接的方法提出了一种适于VLSI实现的并行乘法器结构。该结构已用于16×16和12×12高速乘法累加器的全定制设计中。