一种基于片上变压器的数字隔离器编解码方案

片上变压器是在硅片上制造的空心变压器,具有高耦合系数,低功耗和可集成性.传统隔离通信采用分立元件设计,不便于集成.而基于片上变压器的隔离器设计在功耗、体积、传输速率等各方面比传统的隔离器具有明显优势和广泛的应用前景.针对片上变压器,数字信号被编码为高速脉冲形式,在没有输入跳变时,刷新电路周期地给出刷新脉冲校正直流电位,这对于上电状态和较低数据速率的输入波形或恒定的直流输入情况下是很重要的.     

四通道数字隔离器设计

片上变压器是使用MEMS技术制造的电感线圈。传统的隔离通讯设备采用的是分立式元件,体积大、功耗高并且不利于集成在同一个管壳内。片上变压器则可以克服传统隔离设备的缺点,具有高耦合系数、低功耗以及可集成等特性,在应用上具有非常明显的优势。基于片上变压器,设计了一款四通道数字隔离器,可以传输90 Mbps的数字信号,使用SMIC公司0.18μm BCD工艺作为流片工艺并成功流片。芯片工作范围为3~5 V,工作温度范围为-40~+125℃,传输延迟达到40 ns,数据传输速率为DC-90 Mbps。     

磁耦数字隔离器瞬态共模抑制性能的电路仿真方法

为解决磁耦数字隔离器的瞬态共模抑制(CMTI)不能准确测试的问题,研究了磁耦合数字隔离器瞬态共模抑制的测试及耦合机理。对耦合电阻、电容两个耦合参数进行了仿真验证,对仿真得到的器件输出波形进行抓取与分析,说明了电路中不同测试条件对仿真结果的影响。以ADI公司的典型磁耦数字隔离器ADUM1200型为例,采用小电容大电阻模型模拟实际耦合,分析并且明确了耦合电容大小状态,验证磁耦合数字隔离器瞬态共模抑制仿真方法是否具有一定的有效性。     

基于片上变压器耦合的CMOS功率放大器设计

设计了一个2 GHz全集成的CMOS功率放大器(PA),该PA的匹配网络采用片上变压器实现,片上变压器用来实现单端信号和差分信号之间的转换和输入、输出端的阻抗匹配。采用ADS Momentum软件对片上变压器进行电磁仿真,在2 GHz频点,输入、级间和输出变压器的功率传输效率分别为74.2%,75.5%和78.4%。该PA基于TSMC 65 nm CMOS模型设计,采用Agilent ADS软件进行电路仿真,仿真结果表明:在2.5 V供电电压、2 GHz工作频率点,PA的输入、输出完全匹配到50Ω(S11=–22.4 d B、S22=–13.5 d B),功率增益为33.2 d B,最高输出功率达到23.4 d Bm,最高功率附加效率(PAE)达到35.3%,芯片面积仅为1.01 mm2。     

一种基于OOK调制的电容型数字隔离器

针对高速电容型数字隔离器在"低速"应用下的高电流消耗问题,基于TSMC 180nm BCD工艺设计了一种基于OOK调制的低静态功耗全差分数字隔离器结构.通过发送机的逻辑控制电路产生的三组开关信号及振荡器模块产生的载波信号,提出的结构实现了对输入信号的调制.在传输信号频率变化时,基于跨导线性环结构的中点电位偏置电路将差分信号的直流电压均稳定在VDD/2附近,从而有效避免接收端直流电平衰减造成的误码.经由前置放大器放大后,接收端信号通过双阈值比较器完成解调.PVT仿真表明,在输入电源电压3~5.5V范围内,均可实现最高10Mbps传输速率,典型传输延时为13ns;典型情况下静态功耗仅为1.3mA,在1Mbps及10Mbps速率下的典型动态功耗分别为4mA及4.8mA.此设计支持多通道扩展,可通过共享内部振荡器及偏置模块进一步减小单通道平均功耗;此外隔离器在最高10Mbps输入PRBS(Pseudo-Random Binary Sequence)码下仍可准确解码,证明了此结构具有较强的传输鲁棒性.     

一种新型偏振相关磁光隔离器的设计

该文介绍了一种新型的光纤型法拉第磁光隔离器设计方法,利用液相外延制备的单晶石榴石(BiTm)3(GaFe)5O12膜作为法拉第转子,通过对光路结构的改进设计,有效降低了光隔离器体积和所需饱和外场。当外磁场H=47×103 A/m时,法拉第旋角可达到45°@1 550 nm,光吸收系数为15 cm-1 @1 550 nm,光透射率为85%@1 550 nm,整体满足设计要求。     

一种通用片上网络适配器的设计与实现

随着片上网络的结构和方法的提出,迫切需要一种接口电路来实现处理器,计算单元或者IP核与片上网络之间的通信.文中研究了不同时钟域之间进行数据传送的通信协议,详述了一种应用于片上网络的通用网络适配器的设计方法,并在Altera的stratixⅢ系列FPGA开发板上进行了验证.     

一种3D Octagon双环片上网络拓扑结构

随着片上网络IP核结点的增加,芯片面积受限的问题日益突出,利用39拓扑,用体积换取芯片面积是一种可行的方案,这种结构使各个结点的物理距离更近,从而充分地利用了空间资源,可以有效地减少芯片面积.提出一种3D Octagon双环拓扑结构,在均衡负载模式和对称随机负载模式下分析了其网络延迟和吞吐率.结果表明,3D Octagon双环是一种性能良好、可行性高的片上网络拓扑结构.     

一种新型全光纤隔离器的设计

目前使用的晶体型光隔离器通常体积较大、插入损耗大且成本较高.为此,提出了一种由单模和多模光纤共同构成的混合型全光纤隔离器的设计方法.利用耦合波方程理论分析了其工作原理;采用熔融拉锥法制作工艺,完成了全光纤隔离器的制作;利用1 550nm激光器测试了全光纤隔离器的隔离度、方向性、插入损耗;采取弯曲、扭转的方法提高了全光纤...     

一种新型片上全差分电感的设计

提出了一种新型的片上全差分电感结构。电感采用全对称的几何形状,消除了传统差分电感因跳线引起的失配,提高了差分电感的性能。基于TSMC 0.18 μm RF CMOS工艺,对设计的全差分电感进行流片与测量,结果表明,差分电感两端口之间的失配量比传统差分电感下降了28%。     

一种基于SystemC的片上网络辅助设计工具

提出了一种支持NoC建模与仿真的辅助设计工具,该工具基于SystemC设计,采用了混合精度的建模方式,支持周期级的NoC体系结构模型和随机流量模型,并且针对行为级应用建模提供了完善的支持,介绍了工具的实现方式及其支持的配置参数,详细阐述了基于进程网络模型的行为级应用建模、部署和协同仿真机制.     

一种基于DRAM的新型数字微镜器件设计

为了满足数字光处理系统(DLP)对其核心器件数字微镜器件(DMD)的高性能要求,文中提出了一种基于0.13μm CMOS工艺,采用DRAM存储的新型数字微镜器件。通过对DMD芯片结构、工作原理的分析提出一种新型数字微镜单元电路设计,对电路进行仿真验证并设计电路版图。经测试,该设计基本满足数字微镜器件开关时间、芯片良率、寿命等要求。     

一种超宽带正交调制器片上巴伦的设计

采用0.18 μm GeSi BiCMOS工艺,通过调节中心抽头位置、设计八边形螺旋电感、添加屏蔽层、优化线圈外径与金属线宽等方法,设计了一种平衡性好、插入损耗小的片上巴伦。创新性地在HFSS模型中引入GSG焊盘,避免了去嵌入处理的复杂计算与计算误差。仿真结果表明:在500 MHz频率处,电路的插入损耗为3.5 dB,幅度不平衡度为0.13 dB,相位不平衡度为0.38°;在4 GHz频率处,插入损耗为1.8 dB,幅度不平衡度为1.62 dB,相位不平衡度为2.85°。对样品的S参数幅度及相位进行测试,实测结果与仿真值吻合。该巴伦可应用于500 MHz~4 GHz的超宽带正交调制器中,具有较好的应用前景。     

一种P波段高功率隔离器的研制

本文介绍了一种P波段隔离器的设计与实现方法,它具有低频段、大带宽、耐高功率等特点.首先,根据技术指标要求,对器件进行了结构方案设计;接着,综合分析了器件的耐功率、材料选型、工艺性等设计方法和设计思路;最后,研制出实物样机,并得到电性能实测结果,验证了设计的合理性.它的成功研制为此类微波器件的设计提供了经验与借鉴.     

基于脉冲变压器的总线式RS485隔离器

为简化总线式RS485隔离器的设计,提出基于脉冲变压器的总线式RS485隔离器的技术方案。该方案具有简单实用、无需电源、无需考虑数据流向、在有限范围内波特率自适应、底层用户群体易于理解和掌控等特点。给出了基本实验电路和脉冲变压器的主要设计依据。基于脉冲变压器的总线式RS485隔离器,尤其适合工业环境下半双工的A、B两线制RS485通信网的升级改造,其基本思想也适用于全双工的W、X、Y、Z四线制RS485/RS422通信网。     

一种基于SystemC的片上网络建模与仿真方法

随着芯片上集成度的提高,设计复杂性和时钟同步的问题也越来越严重,因此,面向通讯为中心的片上网络(NoC)将成为未来片上互连的主要方式.由此建立了一种可对路由内部单元细化配置的片上网络模拟器:采用分组数据的虫孔(Wormhole)交换策略,使用仿真速度较快的SystemC事务级语言搭建了片上网络模型.同时提出了一种较为精确的仿真方法,模拟结果显示能适用于多核结构的片上网络的模拟仿真.     

一种基于JTAG的SoC片上调试系统的设计

基于SoC的硬件设计,提出了一种基于JTAG的SoC3片上调试系统的设计方法.该调试系统可设置多种工作模式,含有CPU核扫描链和片上总线扫描链.能硬件实现调试启动与停止、断点设置、单步执行及存储访问等调试功能.对外围IP模块调试诊断时,可绕开CPU核,通过片上总线扫描链直接进行读写访问.该调试系统对其他SoC的设计具有一定的参考价值.     

基于统计时分复用技术的三维片上网络

在片上网络(Network on Chip, NoC)系统中,本地子系统通常基于总线结构,而全局通信则由基于包交换的网络构成。然而,由于总线和网络之间通讯机制的差异,当本地子系统内各核访问全局资源的时候,系统整体性能将下降。在3D NoC中,由于全局网络规模的扩大,该问题将越发显著。对此,该文提出一种基于统计时分复用(Statistical Time Division Multiplex, STDM)技术的3D NoC架构。该架构首先在本地子系统引入STMD控制单元,然后在网络接口设计中增加了计数及等待机制,并对路由节点针对STDM技术进行了优化设计,以增强对STDM的支持,减小总线、网络间的差异。同时,该文还充分利用STDM帧的特点,设计了一种新的数据包格式,以进一步降低全局通信的网络负荷。为证明新方案的高效,该文采用SystemC语言进行系统级建模,仿真结果表明：该方案在降低网络负荷、减小通信延时方面有着显著效果。最佳情况下,两者可以分别降低为传统方案的45%和20.5%。而实际应用中,尤其对于通信密集型应用而言,该方法的改善效果也同样明显。     

一种新型宽频域全数字锁相环的研究与设计

针对传统锁相环研究中电路结构复杂、鉴相精度不高、锁相范围窄等问题,提出一种新型全数字锁相环。与传统锁相环相比,鉴相模块中的时间数字转换电路能将鉴相误差转换为高精度数字信号,一种双边沿触发的数字环路滤波器取代了传统的数字环路滤波器的电路结构,采用可变模分频器来替换传统的固定模分频器。应用EDA技术完成了系统设计,并采用QuartusⅡ软件进行了系统仿真验证。仿真结果表明:该锁相环锁相范围约为800 Hz~1 MHz,系统锁定时间最快为10个左右输入信号周期,且具有锁相范围大、精度高、电路结构简单和易于集成等特点。     

一种基于数字灰度的微显OLEDos的片上电路设计

介绍了高分辨率硅基微显OLED的特性和时间子场的数字灰度技术,基于单晶硅CMOS成熟技术,给出了一种片上电路设计方案,方案采用2管的数字像素电路,集成了行扫描电路及列数据驱动电路,经模拟仿真满足设计要求.