WFQ流量调度算法研究

高速包交换电路常常需要为各种不同要求的服务公平地分配带宽,在公平分配带宽的同时还需要满足这些服务的服务质量(QoS)参数.不同QoS需求的业务将被复用到同一条输出链路上,要为它们公平地分配带宽就需要用到各种各样的流量调度算法.加权公平队列(WFQ)是一种常用的流量调度算法.它不仅能保证带宽分配的公平性,而且具有较好的时延性能.文章较为详细地讨论了WFQ算法的基本原理.     

拥塞控制之WFQ（加权公平队列）探讨

本文介绍了通信网拥塞控制研究工作中的加权公平队列排队方式 ,阐述了它与IP优先权、资源预留协议和帧中继之间的关系 ,并结合令牌桶算法分析了其在减少时延和时延抖动方面的应用。然后 ,进一步分析了该算法的运用环境 ,总结了它在拥塞控制方面的优点和存在的一些问题。     

基于VHDL语言的Reed-Solomon编码器设计

在分析有限域运算的基础上。设计了能纠正一个符号错误的RS编码器，并给出了VHDL电路模型，利用XILINX公司的Foundation Series 3．1i集成设计环境完成了该RS编码器的VHDL源代码输入、功能仿真、布局与布线、时序仿真．并用XC9572PC84可编程逻辑芯片实现了该电路设计。     

一种去抖动延时可调键盘电路的设计

键盘电路设计中,选用不同的开关,对键盘去抖动延时时间长短要求就不同。文章给出了一个基于CPLD/FPGA设计的具有去抖动延时时间任意可调的键盘电路设计,通过调整外输入时钟脉冲周期的大小来调整去抖动延时时间的长短。     

基于FPGA的图像裁剪电路的设计与实现

本文提出了一种基于FPGA的图像裁剪电路的设计方法,利用像素的抽取改变图像的分辨率,从而达到图像裁剪的效果。与传统的方法相比,这种方法简单易行,开发成本低,图像的清晰度能满足一定的要求。此方法数据处理速度快,尤其适用于动态图像的处理。     

IP流量控制算法浅谈

现今的IP网络，大多数流量控制方案都只能尽力适合业务流而不适合有服务质量需求的业务流。文中用IP网络中的流量控制算法来和几种现有的IP流量控制算法进行比较分析了各算法的优缺点，并在此基础上提出了一种新的基于QoS的IP流量控制算法，同时通过仿真证明，该算法在延迟吞吐量和丢包率方面均有较好的性能。     

可演化TMR容错表决电路的设计研究

在高温、辐射等恶劣环境下微电子设备的可靠性要求越来越高,利用演化硬件(EHW)原理,将EHW技术与三模块冗余(TMR)容错技术相结合,在FPGA上实现可演化的TMR表决电路,使硬件本身具有自我重构和自修复能力,大大提高了系统的可靠性.     

基于FPGA的激光器驱动电路的设计

为了提高激光器驱动电路的性能,设计了一款低成本、数字化的激光器驱动电路,包括波长调制电路,波长扫描电路,加法器电路以及压控恒流源电路。利用现场可编程门阵列生成的直接频率合成器可以产生频率可调的正弦波和三角波,并利用QuartusII软件进行在线仿真和调试。然后利用加法电路进行叠加,并将其输出信号与恒流驱动整合到一起,完成对分布反馈式激光器的驱动。最后,进行了模拟实验研究,结果表明该驱动电路具有较高的稳定性。     

基于FPGA的PCM帧同步检测及告警电路的设计

帧同步单元是脉冲编码调制(PCM)设备中的重要部分.文章采用现场可编程门阵列(FPGA)设计了一种基于同步状态机的帧同步检测电路,该电路具有帧同步的前方保护、后方保护和循环冗余校验(CRC)复帧同步保护功能,大大降低了漏同步和假同步概率,并提供CRC误块检出功能,可以集成在一片FPGA芯片内,用于数字通信系统收端的帧同步和定时.     

全帧CCD时序驱动电路的设计

在了解国外先进科学级CCD相机的基础上,自主研发一种适合在工业无损检测中使用的相机。做的主要工作是设计和开发了一种面阵CCD驱动电路,介绍了全帧型面阵CCD光电传感器的成像原理、芯片结构、驱动时序的要求。通过分析各个引脚的关系,把用硬件描述语言（VHDL）编写的驱动程序,烧到FPGA芯片EP2C5Q208C8中。仿真结果及其用逻辑分析仪测得的实验结果表明该方法完全满足CCD芯片的要求。该方法能提供多路驱动时序,驱动频率高,硬件电路简单,编程方便,具有较好的性价比和应用推广价值。     

具有带隙结构的迟滞比较器电路设计

基于LED驱动的微功耗DC—DC转换器,针对低压高稳定性的要求设计了一款具有带隙结构的迟滞比较器电路,它的最低输入电压为1．2V,其核心电路有带隙基准比较器、射极跟随器和迟滞比较器。整个电路采用Bipolar工艺设计,利用HSpice软件对所设计的电路进行了仿真与验证。结果表明,迟滞比较器的迟滞电压为8mV,翻转门限电压随输入电压和温度的变化均很小。     

基于迟滞比较器的过热保护电路设计

为了防止芯片过热,提高芯片可靠性和稳定性,采用0.5μm CMOS工艺,设计了一种具有迟滞比较器的过热保护电路。由于采用了折叠式运放,使得比较器输入范围更大,灵敏度和迟滞性能更好。利用Cadence Spectre仿真工具对电路进行了仿真,结果表明电源电压为4.5～7 V时,过温保护阈值变化量极小,表现出输出信号对电源的良好抑制。当温度超过130℃时,输出信号翻转,芯片停止工作;温度降低至90℃时,芯片恢复工作。此电路可以通过调整特定管子的尺寸而控制两个阈值电压的大小,从而避免热振荡的发生。     

一种高压低功耗比较器电路的设计

提出了一种高压低功耗比较器电路。该电路基于0.5 μm CMOS工艺设计,采用差分对单端输出结构,利用高压PMOS尾电流进行偏置,实现了降低功耗的目的。结果表明,该电路静态电流约为8.25 μA,工作电压范围为3～18 V,输入失调电压为5 mV,输入失调电流约6 fA,输入偏置电流约2.5 pA。该电路适用于低功耗、高压模拟模拟集成电路领域。     

一种新型的高性能CMOS电流比较器电路

分析了目前几种高性能连续时间 CMOS电流比较器的优缺点 ,提出了一种新型 CMOS电流比较器电路 .它包含一组具有负反馈电阻的 CMOS互补放大器、两组电阻负载放大器和两组 CMOS反相器 .由于 CMOS互补放大器的负反馈电阻降低了它的输入、输出阻抗 ,从而使电压的变化幅度减小 ,所以该电流比较器具有较短的瞬态响应时间和较快的速度 .电阻负载放大器的使用减小了电路的功耗 .利用 1.2 μm CMOS工艺 HSPICE模型参数对该电流比较器的性能进行了模拟 ,结果表明该电路的瞬态响应时间达到目前最快的 CMOS电流比较器的水平 ,而功耗则低于这些比较器 ,具有最大的速     

A Scalable Packet Sorting Circuit for High-Speed WFQ Packet Scheduling

A novel implementation of a tag sorting circuit for a weighted fair queueing (WFQ) enabled Internet protocol (IP) packet scheduler is presented. The design consists of a search tree, matching circuitry, and a custom memory layout. It is implemented using 130-nm silicon technology and supports quality of service (QoS) on networks at line speeds of 40 Gb/s, enabling next generation IP services to be deployed.     

基于比较器的四值电流型CMOS加减电路设计

该文通过对电流型CMOS电路的阈值控制引入了多值电流型比较器。与2值逻辑电路相比,多值逻辑电路的单条导线允许更多的信息传输。相较于电压信号,电流信号易实现加、减等算术运算,在多值逻辑的设计上更加方便。同时提出了基于比较器的4值基本单元设计方法,实现了4值取大、取小以及反向器的设计,在此基础上设计实现了加法器和减法器。该设计方法在2值、3值以及n值逻辑上同样适用。实验结果表明所设计的电路具有正确的逻辑功能,较之相关文献电流型CMOS全加器有更低的功耗和更少的晶体管数。     

一种新型的高性能CMOS电流比较器电路

分析了目前几种高性能连续时间CMOS电流比较器的优缺点,提出了一种新型CMOS电流比较器电路．它包含一组具有负反馈电阻的CMOS互补放大器、两组电阻负载放大器和两组CMOS反相器．由于CMOS互补放大器的负反馈电阻降低了它的输入、输出阻抗,从而使电压的变化幅度减小,所以该电流比较器具有较短的瞬态响应时间和较快的速度．电阻负载放大器的使用减小了电路的功耗．利用1.2μm CMOS工艺HSPICE模型参数对该电流比较器的性能进行了模拟,结果表明该电路的瞬态响应时间达到目前最快的CMOS电流比较器的水平,而功耗则低于这些比较器,具有最大的速度/功耗比．此外,该CMOS电流比较器结构简单,性能受工艺偏差的影响小,适合应用于高速/低功耗电流型集成电路中．     

Circuit Design of a High Speed and Low Power CMOS Continuous-time Current Comparator

Current comparator is a fundamental component of current-mode analog integrated circuits. A novel high-performance continuous-time CMOS current comparator is proposed in this paper, which comprises one CMOS complementary amplifier, two resistive-load amplifiers and two CMOS inverters. A MOS resistor is used as the CMOS complementary amplifier's negative feedback. Because the voltage swings of the CMOS complementary amplifier are reduced by low input and output resistances, the delay time of the current comparator is shortened. Its power consumption can be reduced rapidly with the increase of input current. Simulation results based on 1.2 m CMOS process model show the speed of the novel current comparator is comparable with those of the existing fastest CMOS current comparators, and its power consumption is the lowest, so it has the smallest power-delay product. Furthermore, the new current comparator occupies small area and is process-robust, so it is very suitable to high-speed and low-power applications.     

开关级数字比较器设计研究

本文研究了传统的数字比较器电路研究，提出了一类开关级ＣＭＯＳ传输门结构的数字比较器电路，分析了这种电路的的设计实现方法，研究表明：和传统的数字比较器电路相比，这种电路具有结构简单，布局规则，运算速度快等优点，有一定的应用研究价值。     

一种应用于10位逐次逼近ADC的比较器设计

文中提出了一种应用于10位逐次逼近ADC的比较器。该比较器包括预放大器、中间放大器、输出驱动级及共模电平缓冲器。整体开环设计,采用多级级联的形式以满足增益和速度的要求;采用输出失调消除技术进行失调校正;为了提高共模电平的驱动能力和缩短建立时间,采用分压电路加单位增益放大器的结构。基于3.3V电源电压、TSMC0.18μmCMOS工艺下,仿真结果表明,完全满足最高采样频率30MHz、10位精度的模数转换器要求。