非易失性并行存储器的应用

以EPROM2764为例，介绍如何用存储器实现组合逻辑电路，拓展了存储器的应用领域。     

一种高清晰度电视信源的实现方案

提出了一个基于可编程逻辑器件和快闪存储器的高清晰度电视信源实现方案,给出了硬件实现的详细说明,分析了其原理结构和优点,并证明它可作为多种数字视频解码系统的信源。     

将高密度在系统可编程逻辑器件和存储器集成为一体的新型器件

以研究和制造在系统可编程(ISP)器件而著称的美国Latice半导体公司最近推出将通用可编程逻辑和专用存储模块或寄存器/计数器模块集成为一体的在系统可编程PLD系列器件。这种名为ispLSI6192的新型器件中含有24个孪生万能逻辑块(Twin GLB),共有192个宏逻辑单元可以用来实现通用可编程逻     

基于ispLSI器件的线阵CCD时序发生器设计

本文介绍了线阵CCD的时序逻辑，分析了时序发生器的组成原理及工作过程，并详细论述了基于ispLSI1016、利用Synario对CCD时序发生器进行的设计、编译，且进行了功能仿真。     

基于单片机的FPGA并行多任务配置

介绍基于SRAM LUT结构的FPGA器件的上电配置方式;并以ALTERA公司ACEXlK系列器件为例,提出了一种利用单片机AT89C52、FLASH存储器对FPGA进行并行配置及实现多任务电路结构配置的方法.     

在线可编程逻辑器件在反射存储器总线控制器设计中的应用

一、前言 今天的计算机系统设计越来越追求更高的运算速度、更高的系统集成度和更好的可测试能力,而且同样重要的还有快速上市和开发成本等这些非技术性因素。这些约束条件是推动可编程逻辑器件技术蓬勃发展的动力。美国Encore计算机公司的Infinity 90系列计算机就是一个得益于可编程逻辑器件的系统实例。 Encore公司的Infinity 90系列计算机是针对诸如飞行仿真和实时数据库等之类计算密集型应用而开发的多重计算系统,它负责诸如     

可编程逻辑器件在注塑机控制器系统中的应用

文章介绍了Altera公司的可编程逻辑器件EPM 70 32S ,以及该芯片在注塑机控制器系统中的应用 ,简化了系统的设计 ,大大提高了系统的I/O口能力     

DRAM封装及模块技术趋势

封装形式对内存芯片的速度、容量、电气性能、散热效能、抗干扰、品质等产生明显影响本文评价了DRAM的产品类型、市场状况、封装趋势、内存模块动态,并展望了其发展前景     

用于Gb级DRAM的TiO2薄膜结构的研究

运用反应磁控溅技术制备了应用于Ｇｂ级ＤＲＡＭ中的ＴｉＯ２薄膜。本文报道了对该薄膜进行Ｘ射线衍射结构分析所得到的详细结果，并给出了薄膜结构同热处理条件之间的关系。     

动态随机存储器IC芯片制造技术的进展与展望

介绍了DRAM 0.1μm特征尺寸理论极限的突破及相关技术进展,以及各种非易失性随机存储器(NVRAM)如FeRAM,相变RAM,MRAM.现今PC中的RAM很快将被NVRAM所取代,从而可缩短PC的启动时间.     

用CPLD控制ISD2590语音芯片的技术应用

介绍如何利用可编程逻辑器件(CPLD)来控制ISD2590语音芯片,及其在公用电话网家电控制系统中的应用。     

用于TFT-LCD驱动芯片的内置DRAM设计

TFT-LCD驱动芯片中需要较大容量的内置存储器,相对于静态存储电路而言,动态存储电路节省了芯片的面积,有利于芯片成本的降低.文章讨论了用于TFT-LCD驱动芯片内置DRAM的分块设计方法,结合芯片物理特点将其分为左右对称两块.采用改进的3-T结构DRAM存储阵列,省去了伪存储单元,节省了面积,降低了功耗.优化了DRAM的刷新电路,省略了判断信号与RAS和CAS先后顺序的仲裁电路.结合芯片本身的特点设计了行、列译码电路.对于芯片的仿真,采用了模拟验证和形式验证相结合的前端设计验证方法,同时又采用了结构化抽取寄生参数和建立关键路径的后仿真.     

基于AT89S51单片机炉温控制系统的模块电路设计

本文详细介绍了利用单片机结合传感器技术开发设计的温度控制系统中,如何采用AT89S51单片机设计模块电路。     

基于SRAM和DRAM结构的大容量FIFO的设计与实现

分别基于Hynix公司的SRAM HY64UD16322A和DRAM HY57V281620E,介绍了采用两种不同的RAM结构,通过CPLD来设计并实现大容量FIFO的方法.     

一种新型上,下位机联机系统的设计与实现

介绍了PC/286/386与8096/8098机组成的一种新型上、下位机联机系统的设计思想,较深入地讨论了其通信机制、该系统的两种状态——开发态与运行态的设计与工作原理、以及实现过程.     

动态随机存储器中堆叠电容器结构的互连寄生电容模拟

在高密度比特位动态随机存储器(DRAM)芯片的发展中,随着多层布线与复杂存储单元结构的日渐普遍使用,互连寄生电容对存储器件性能如时延、功耗、噪声等的影响日渐突出,已成为不可忽视的重要因素,对互连寄生电容提取软件提出了紧迫的要求.本文介绍一个基于直接边界元素法的精度高,速度快,并可适应复杂堆叠(stacked)电容器结构的互连寄生电容模拟软件,并通过实例计算,分析DRAM中互连线寄生电容对电路性能的影响.     

A novel low-latency DRAM based on the bitline-discharge rate

As well known by computer architects, the performance gap between the processor and the memory has been increasing over the years. This causes what is known as the memory wall. In order to alleviate the problem, a novel fast readout scheme is proposed in this article for the single-transistor single-capacitor dynamic random-access memory (1T-1C DRAM) cells. The proposed scheme works in the current domain in which the difference between the discharging rates of the bitline in the cases of ‘1’ and ‘0’ readings is detected. The proposed scheme is analysed quantitatively and compared with the conventional readout scheme. It is verified by simulation adopting the 45 nm CMOS Berkley predictive-technology model (BPTM) and shows 44 and 7.7% reductions in the average read-access and cycle times, respectively, as compared to the conventional readout scheme. It is also shown that the power is saved according to the proposed scheme if the probability of occurrence of ‘0’ storage exceeds 66.7%. This minimum value can be alleviated, however, at the expense of a smaller saving in the average read-access time. The impacts of process variations and technology scaling are also taken into account.