一种内置FIFO全双工UART的设计与实现

针对处理器与UART接口速度不匹配,设计了一种内置先进先出存储器全双工通用异步收发器,提高了处理器和UART接口的效率。该设计包含发送模块、接收模块、波特率发生器模块、数据存储模块和总线接口模块。整个设计基于Quartus II平台,使用VHDL语言编程实现。经软件仿真,验证了该设计的正确性和可行性。     

TS流接口板中FIFO的FPGA设计与实现

本文采用了基于FPGA的异步FIFO来作为TS流接口板中的缓存模块。首先介绍了接口板以及FIFO的组成原理,接着重点介绍了本设计中FIFO的参数设定以及异步FIFO需要解决的一些关键问题。     

OTN中异步FIFO的设计与实现

针对OTN(光传送网)电路中传统异步FIFO(先入先出)的可能故障,提出一种适用于OTN电路的异步FIFO,该异步FIFO在出现空/满状态后会复位读/写地址,这样就不会影响电路的同时读写功能。用比较读写地址最高两位的方法来确定接近空或接近满指示信号,更容易判断异步FIFO的空/满状态。测试结果表明,所设计的FIFO的空/满复位功能正常,读写速率可达到133 MHz。     

模数转换器AD9243与FIFO的接口设计

介绍了一种高速模数转换器AD9243与FIFO的接口电路，AD9243是3MHz的14位模数转换器，IDT7204是一种9位4K容量的先进先出双端口缓存器。设计中使用两片IDT7204构成一个14位4K容量的缓存器。     

FIFO存储缓冲芯片IDT7203的原理及应用

文章详细介绍了IDT公司生产的新型先进先出导步CMOS FIFO存储寄存芯片IDT7203的组成结构、功能原理和运行方式,分析了它的字长和字深的扩展方法。给出了IDT7203芯片在虚拟示波器硬件系统设计中的应用方法。     

异步FIFO的设计分析

基于FIFO的工作原理依次论述了异步FIFO的读写控制逻辑和空满状态判断逻辑,突破了传统的方法,采用分别为读、写指针增添一位附加位的方法来更快、更准确地判断异步FIFO的空、满状态,设计了一款具有转发功能的FIFO。测试结果表明:此款FIFO的转发功能正常,读写速率可达到165 MHz。     

设计重构实现FIFO和DM合并的方案研究

提出了一种存储器设计重构的新思想,给出了两种不同的异步时分交换电路的设计方案.试验结果表明,采用设计重构实现FIFO和DM两块存储器合并的设计方案能够减少存储器的使用数目,缩小芯片的面积,从而简化电路设计复杂度,降低芯片的功耗,提高芯片的可靠性和整体性能.     

高速同步FIFO存储器在数字信号源中的应用

CY7C4245是一种带有数据重发功能的高速FIFO芯片。文章介绍了它的特点、性能及用法,并以它为核心,利用其数据重发功能设计实现了高速数字信号源。     

高速异步FIFO设计

文章介绍了异步FIFO的整体结构、功能和工作原理以及具体的异步FIFO设计方法,分析并解决了数据在不同时钟域之间进行传输时产生的亚稳态问题,着重对判断空／满逻辑电路进行了分析设计。改善了传统需要增加状态位来判断空／满状态的设计方案,提出了一种新的空／满判断方法,同时还给出了部分异步FIFO设计的verilog源代码。最后提供了计算FIFO存储器字数目的相关公式,为FIFO存储器字的大小设计提供了参考。     

一种低功耗异步FIFO存储器的设计

针对传统异步FIFO功耗较高的缺点,设计一种低功耗异步FIFO存储器。通过采用对异步读写指针的前两个状态位直接比较的方法,减少格雷码向二进制转换的电路,并增加门控时钟电路,从而大大降低了存储器的动态功耗。通过软件QuartusⅡ7.2对其进行功耗估算,功耗降低了8%。用ModelSim SE 6.1b进行仿真,验证了设计功能的正确性。     

用CPLD和夕外部SRAM构成大容量FIFO的设计

对照一般通用FIFO的外部控制线,以及视频服务器应用的具体要求,设计完成用CPLD和外部SRAM构成的大容量、廉价、高速FIFO,除了可以满足视频服务器码流缓冲的需要外,也可以作为一个通用的大容量FIFO.     

一款低功耗异步FIFO的设计与实现

我们在异步FIFO(First In First Out)设计中,引入了门控时钟技术降低了控制电路和译码电路 80%的功耗;并采用位线分割技术降低了存储单元38%的功耗.利用格雷码作异步FIFO指针的控制电路,能有效消除多时钟域中的亚稳态.基于CSMC 0.6 μm标准单元库的半定制设计流程对其进行设计和实现:使用Verilog硬件描述语言,利用Modelsim进行时序和功能仿真、Synopsys DC完成逻辑综合、SE实现自动布局布线.     

一种基于虚拟地址页的异步FIFO的FPGA设计与实现

为了实现异步时钟域之间数据高速、稳定的传输,文章设计了一个基于FPGA的异步FIFO.采用格雷码作为地址编码,引入虚拟地址页来产生标志位.并用Verilog HDL语言描述了深度为16的异步FIFO,在ALTERA的Cyclone系列FP-GA上对电路进行了验证.根据逻辑分析仪观测的结果可知,设计的异步FIFO可以稳定工作在100MHz时钟,达到了高速电路的设计要求.最后对设计进行了最坏情况的理论分析,证明了设计很好地避免了亚稳态问题.     

TMS320C67系列EMIF与异步FIFO存储器的接口设计

介绍了TI公司TMS320C67系列DSP的EMIF(外部存储器接口)与异步FIFO(先进先出)存储器的硬件接口设计,着重描述了用EDMA(扩展的直接存储器访问)方式读取FIFO存储器数据的软件设计流程,最后说明了在选择FIFO存储器时应注意的问题.由于EMIF的强大功能,不仅具有很高的数据吞吐率,而且可以与不同类型的同步、异步器件进行无缝连接,使硬件接口电路简单,调试方便.运用EDMA的方式进行数据传输,由EDMA控制器完成DSP存储空间内的数据搬移,这样可以最大限度地节省CPU的资源,提高整个系统的运算速度.     

异步FIFO状态判断的研究与设计

研究了异步FIFO状态判断的问题,提出了一种能快速准确判断异步FIFO空、满和半满状态的方案,设计了状态判断的逻辑电路并给出了物理实现。     

自指针先入先出电路设计的研究

本文给出一种特殊的自指针先入先出(FIFO)电路的设计。其优点是结构简单，避免了额外的寻址指针处理，然而又同样能完成异步读／写所需的指针操作。采用电子CAD技术进行仿真的结果表明电路实现了预定的功能，可用于各种需要对数据流实施速率调整的电子信息系统中。     

基于FPGA的高速FIFO电路设计

给出异步FIFO电路在高速数据采集系统中的应用,由FPGA生成独立时钟域的FIFO缓存器,采用FIFO的可编程设置参数启动数据传输,根据读写时钟频率异同的传输要求和FIFO的特性,采用一套控制电路,解决了可变速率数据缓存和固定时钟传输的问题。