0.35μm CMOS 8 5GHz1∶8分频器的设计

实现了一个基于触发器结构用 0 .35μm CMOS工艺实现的 1∶ 8分频器 .它由 3级 1∶ 2分频器单元组成 ,其中第一级为动态分频器 ,决定了整个芯片的性能 ,第二、三级为静态分频器 ,在低频下能稳定工作 .分频器采用源极耦合逻辑电路 ,并在传统的电路结构上进行改进 ,提高了电路的性能 .测试的结果表明 ,芯片工作速率超过8.5 GHz,工作带宽大于 2 GHz.电路在 3.3V电源电压下工作 ,每个 1∶ 2分频器单元的功耗约为 11m W,面积为35μm× 5 0μm .该芯片可应用于高速射频或光电收发机系统中     

3.75GHz0.35μmCMOS1：4静态分频器集成电路设计

给出了一个利用0.35μm CMOS工艺实现的1：4静态分频器设计方法。该分频器采用源极耦合场效应管理逻辑电路,基本结构与T触发器相同。测试结果表明,当电源电压为3.3V、输入信号峰峰值为0.5V时,芯片可以工作在3.75GHz,功耗为78mW。     

0.6μm CMOS静态分频器电路设计

分频器目前已经广泛用于光纤通信系统和无线通信系统．本文提出了一个利用0．6μmCMOS工艺实现的1：2静态分频器设计方法。在设计高速分频电路时,由于源极耦合逻辑电路比传统的CMOS静态逻辑电路具有更高的速度,所以我们采用了源极耦合逻辑电路来实现D触发器的设计,并用SmartSpice进行了仿真。测试结果表明．当电源电压为5．0V．输入信号峰峰值为1.6V时。电路可以工作在580MHz、功耗为12mW。本文提出的电路适用于SDH STM-1／4的光纤通信系统。     

8~25 GHz 1∶8高速分频器的设计

采用IBM 0.13 μm CMOS工艺,在锁相环系统电源电压2.5 V的条件下,以三级分频器级联的方式实现了一款8~25 GHz 1∶8高速分频器电路。为了获得更高的工作速度和灵敏度,设计中对传统的伪差分结构锁存器进行了拓扑和版图优化,基本的二分频单元由锁存器和输出缓冲级电路构成,以保证版图布线后信号传输的衰减最低。后仿真结果表明:在电源电压2.5 V时,分频器的核心电路(第一级)功耗为21.75 mW,对应的版图尺寸为70 μm×35 μm;在输入信号峰峰值900 mV的条件下,分频范围达到8~25 GHz,并通过了所有工艺角和温度仿真。     

0．18μm 12GHz CMOS八分频电路设计

提出了一种基于高速锁存器的CMOS高速分频器结构，阐述了其工作速度，工作范围，前后级级联电路设计。采用典型的TSMC0．18μm／1．8V工艺模型，通过Agilent的ADS进行模拟验证，得到其最高工作速度为12GHz，工作范围为3～12GHz，在6～12GHz内，输入灵敏度不小于100mV，功耗小于28mw。     

1V,19GHz CMOS分频器设计

对传统分频器电路工作在低电压（1V）时存在的问题进行了分析，在此基础上提出了一种新的分频器电路结构，将NMOS和PMOS管的直流偏置电压分开，有效地解决了分频器在低电压下工作所存在的问题，采用0．18μm CMOS工艺参数进行仿真的结果表明，该分频器在1V的电源电压下，能够工作的最高输入频率为19GHz，功耗仅为2．5mW。     

10.5GHz 1:2静态分频器设计与实现

采用0.18μm CMOS工艺设计并实现了1∶2静态分频器。设计中为达到高速率和高灵敏度,对传统的SCFL结构D触发器进行了拓扑及版图优化。测试结果表明,电源电压为1.8V时,该分频器最高工作频率高于10.5GHz,最低工作频率低于2.5MHz(受测试条件限制),输入信号0dBm时的工作频率范围为2.5MHz～9.4GHz,芯片核心功耗9mW,核心面积50μm×53μm。     

16GHz CMOS4∶1分频器

采用TSM C 0.18μm标准CM O S工艺实现了一种4∶1分频器。测试结果表明,电源电压1.8 V,核心功耗18 mW。该分频器最高工作频率达到16 GH z。当单端输入信号为-10 dBm时,具有5.8 GH z的工作范围。该分频器可以应用于超高速光纤通信以及其它高速数据传输系统。     

27.5GHz 0.2μm PHEMT1∶4静态分频器

描述了一种能运用于未来光传输系统SONETOC768的超高速1∶4静态分频器,其工作频率超过27GHz.该电路采用栅长为0.2μm,截止频率约为60GHz的砷化镓赝晶高电子迁移率晶体管工艺制作,采用共面波导作为电感实现了宽带阻抗匹配.通过采用推拉式有源跟随器,在没有增加功耗的情况下拓宽了频带.单端输入和差分信号输出的方式,为实际应用提供了便利.通过晶圆测试,在单端时钟输入的情况下,芯片的最高工作频率超过27GHz.测试所得到的波形均方根抖动小于820fs.芯片的面积是1.6mm×0.5mm,功耗为440mW.     

27.5GHz 0.2μm PHEMT 1∶4静态分频器

描述了一种能运用于未来光传输系统SONET OC 768的超高速1∶4静态分频器，其工作频率超过27GHz．该电路采用栅长为0.2μm，截止频率约为60GHz的砷化镓赝晶高电子迁移率晶体管工艺制作，采用共面波导作为电感实现了宽带阻抗匹配．通过采用推拉式有源跟随器，在没有增加功耗的情况下拓宽了频带．单端输入和差分信号输出的方式，为实际应用提供了便利．通过晶圆测试，在单端时钟输入的情况下，芯片的最高工作频率超过27GHz．测试所得到的波形均方根抖动小于820fs．芯片的面积是1.6mm×0.5mm，功耗为440mW．     

5 GHz 0.18-μm CMOS 可编程分频器

提出了一种2.4GHz ZigBee 应用的可编程分频器,其分频模值在2403-2480之间变化。该分频器基于双模分频器和吞咽计数器架构,功耗和面积得到了有效降低。芯片采用0.18-μm CMOS混合信号工艺实现,当输入信号达到7.5dBm时,分频器可正常工作的频率范围覆盖1-7.4 GHz,在100KHz频偏处的输出相位噪声为-125.3dBc/Hz。分频器核心电路消耗电流4.3mA（1.8V电源电压）,核心面积0.015mm2。测试结果表明该可编程分频器能很好的应用在所需的频率综合器中.     

2.9GHz 0.35μm CMOS低噪声放大器

随着特征尺寸的不断减小,深亚微米CMOS工艺其MOSFET的特征频率已经达到50Hz以上,使得利用CMOS工艺实现GHz频段的高频模拟集成电路成为可能,越来越多的射频工程师开始利用先进的CMOS工艺设计射频集成电路,本文给出了一个利用0．35μmCMOS工艺实现的2．9GHz单片低噪声放大器,放大器采用片内集成的螺旋电感实现低噪声和单片集成。在3伏电源下,工作电流为8mA,功率增益大于10dB,输入反射小于－12dB.     

2.4GHz 0.35μm CMOS Gilbert下变频器

利用0 35μm CMOS工艺实现了一种用于低中频接收机的Gilbert型下变频器.其中,混频器的输出级采用折叠级联输出,射频信号、本振信号和中频信号的频率分别为2 452GHz,2 45GHz和2MHz.测试表明:在3 3V电源电压条件下,整个混频器电路消耗的电流约为4mA,转换增益超过6dB,输入1dB压缩点约为-11dBm.     

10～37 GHz CMOS四分频器的设计

给出基于0.13μm CMOS工艺、采用单时钟动态负载锁存器设计的四分频器.该四分频器由两级二分频器级联而成,级间采用缓冲电路实现隔离和电平匹配.后仿真结果表明其最高工作频率达37 GHz,分频范围为27 GHz.当电源电压为1.2 V、工作频率为37 GHz时,其功耗小于30 mW,芯片面积为0.33×0.28 mm2.     

0.18μm CMOS工艺5 GHz WLAN功率放大器设计

介绍采用TSMC公司的0.18μm CMOS工艺应用于5 GHzWLAN(无线局域网)发射集中的功率放大器的设计方法,并给出了仿真结果。电路采用A类三级放大结构,在3.3 V工作电压下,增益为23.7 dB,1 dB压缩点输出功率21.8 dBm,最大功率附加效率15%,可望用于WLAN 802.11a标准的系统中。     

基于0.18μm CMOS工艺的ZigBee分频器设计

为了降低ZigBee分频器的能量消耗,提出一种适用于2.45 GHz频率的超低功率COMS分频器,可以用于2.45 GHz整数分频锁相环频率合成器中,适用于ZigBee标准网络。提出的分频器在吞脉冲分频器的基础上,通过一个简单的数字电路取代吞咽计数器,从而降低了功率消耗和设计复杂性。该分频器的模量可以在481~496之间调整。所有的电路设计都基于0.16μm的TSMC CMOS技术,使用1.8 V直流电压供电。仿真结果显示,在2.45 GHz ISM频段中4 b分频器的功耗为420μW,相比之前类似分频器减少了40%。     

一种1.8 V 4.8 GHz 0.9 mW 0.18 μm CMOS分频器

给出了一个电源电压为1.8 V、功耗为0.9 mW的4.8 GHz二分频器。该分频器采用基于反转触发器(TFF)的电路结构,使用动态负载,输出I、Q两路正交信号。对设计的电路采用标准UMC 0.18μm CMOS工艺进行了仿真,结果表明,该分频器工作频率可达6.5 GHz。     

1V,19GHz CMOS分频器设计

对传统分频器电路工作在低电压(1V)时存在的问题进行了分析,在此基础上提出了一种新的分频器电路结构,将NMOS和PMOS管的直流偏置电压分开,有效地解决了分频器在低电压下工作所存在的问题.采用0.18μm CMOS工艺参数进行仿真的结果表明,该分频器在1V的电源电压下,能够工作的最高输入频率为19GHz,功耗仅为2.5mW.     

0.35/0.5μm CMOS光接收电路设计研究

对一种结构简单的互阻ＣＭＯＳ放大器的工作原理进行了分析,着重对其灵敏度、频率特性和动态范围等参数与电路结构参数之间的关系进行了模拟分析和设计研究。接收电路按０．３５／０．５μｍ规则设计,在采用０．８μｍ沟道长度的条件下,电路工作频率可达６００Ｍｂ／ｓ,允许最小输入光电流约为５μＡ,光电流噪声抑制能力可通过前两级放大器的宽长比来调节。     

基于0.13 μm CMOS工艺的低电压高速1:2分频器设计

在光纤传输系统中,分频器是工作在最高频率的电路之一,起着至关重要的作用,本文就采用了由锁存器构成的数字1:2分频器.采用UMC 0.13μm CMOS工艺,设计了电源电压为1V,工作频率范围为5～20GHz的1:2分频器电路.该电路由基本分频器单元以及输入输出缓冲组成.基本分频器单元采用单端动态负载锁存器.整体电路功耗...