多标准视频解码器运动补偿存储架构设计

设计了一种适用于多标准视频解码器的存储架构,采用并行多级流水线用以实现AVS,MPEG-2,H.264标准中不同模式的图像预测计算,缓存机制避免了频繁访问外部存储器SDRAM,提高了运动补偿计算性能,减少了计算周期。使用90 nm的CMOS工艺库,在135 MHz的工作频率下综合,电路规模为45 kgate(千门)左右,处理一宏块需要大约520个时钟周期,结果表明该设计满足高清视频处理的要求。     

基于FPGA的高速SDRAM控制器的视频应用

为了满足视频处理中数据的高速读写,使用FPGA定制了一种SDRAM控制器,此控制器能够通过采用切换bank操作、自动预冲、集中刷新等组合操作实现任意突发长度的数据读写,满足了对连续视频数据的存储要求。     

适于AVS视频解码器的可配置存储器设计

设计了一种适用于AVS视频解码器的可配置存储器,可工作在5种不同的模式,主要应用于反扫描、反量化及反变换模块,既可用来进行反扫描中的数据移动、反变换器所需的转置操作,又可用来存储中间结果,将反扫描、反量化和反变换合并为一个流水线单元并行处理.该设计省去了存储中间结果所需的大量存储器,加快了处理速度,满足高清视频的处理要...     

视频处理算法中的SDRAM接口设计

提出了一种在视频处理算法电路中的SDRAM接口设计,它巧妙地利用SDRAM高效的Full-page模式和Ping-Pang模式,在性能和模式选择上进行了很好的折衷,为需要大容量、高吞吐率存储器进行高速率数据处理提供了新思路。     

AVS视频解码器中VLD模块的硬件设计

AVS是我国自主制定的音视频编码技术标准。提出一种新的适用于AVS视频解码的变字长解码(VLD)结构,重点研究AVS变字长码的特点,通过合理的码字分割解决码字的存储问题,采用桶式移位器,使得每个时钟能处理1个码字。采用Verilog语言进行设计、模拟,并通过了FPGA验证。采用0.18μm CMOS工艺库综合,在50 MHz的时钟频率下工作时电路规模达到1.6万门左右。     

AVS视频硬件解码器运动补偿单元的设计

本文基于音视频编解码标准AVS运动补偿部分算法。提出了一种高效的硬件结构。该设计以8×8块为基本运算单元,由运动向量MV计算、参考像素读取及像素插值3级流水线结构组成,并采用VerilogHDL语言完成了硬件设计,实验数据表明本设计能够完全满足AVS高清视频实时解码的要求。     

基于单存储器架构的PDP图像数据处理方法

为降低PDP的成本,提高PDP图像数据处理的效率,在分析了双存储器架构图像数据处理方法的基础上,提出了一种单存储器架构的图像数据处理的方法。该方法通过压缩行场同步时间,提高数据处理速度,通过随机读写仲裁,实现一行时间内图像数据的随机读写。32英寸PDP的验证结果表明,单存储器架构使存储空间利用率提高了13．2％,时间利用效率提高了22％,并使存储器数量减少一半。     

新一代高清晰度多标准视频解码器解决方案

富士通微电子（上海）有限公司正式发布其下一代高清晰度多标准视频解码器解决方案——MB86H61系列SoC。此款系列器件主要应用于数字电视机顸盒,一体机,适用于欧洲付费电视市场、南美ISDB—T市场、中国有线电视及地面电视（CTrB）等市场。产品样片即日起开始提供。     

减少存储量的视频解码器研究

以MPEG-2为例分析了实时解码芯片对于片外SDRAM的存储需求,提出了三种有效减少视频帧存的方案,并针对其设计要点和思路进行了阐述.通过实验,表明这些方法可以将芯片的存储需求有效降低在一片16Mbit的SDRAM中,从而大幅降低了解码芯片的实现成本.     

多标准视频解码器顶层重用机制的设计与实现

提出了一种可兼容多标准视频解码的顶层重用结构,以满足多标准视频解码芯片的低成本设计要求.从顶层解码结构、语法元素解析、参考帧管理、码流缓存区管理等方面进行多标准视频解码顶层重用机制的分析,并给出设计的具体实施方案.最后通过c model验证了设计方案的可行性.     

兼容多标准的高效运动补偿新结构

为有效解决运动补偿的多标准兼容问题,该文提出了一种改进的适用于多标准运动补偿的新插值算法结构,新插值算法基于文中提出的RL(Rounding Last)策略和DTS(Diagonal Two Step)策略,其采用一种统一的两步插值结构有效地兼容了各标准中亮度分量和色度分量的插值。基于新算法,设计实现了一种可重构的多标准运动补偿硬件电路,该电路采用了基于可变块大小的运动补偿结构。实现结果表明,与JM8.4中基于44固定块大小的运动补偿结构相比,所设计的电路使得带宽需求降低了27%~50%,平均单次访问外部存储器的突发长度提高了1.22~2.25倍;电路在125 MHz工作频率下可满足全高清1080 p (19201080) 30帧/s的实时解码需求。     

视频解码器验证板的DDR SDRAM控制器的实现

DDR SDRAM是一种大容量,高速度的同步动态存储器,但是由于其对同步性的要求以及需要由控制字来控制的特点使得他与系统之间必须有一个接口来实现时钟同步和对DDR SDRAM进行控制.介绍了在用硬件实现H.264协议解码部分的FPGA验证中的DDR SDRAM控制器的实现.提出了一种适用于多用户访问的DDR SDRAM控制器的设计方案,为快速访问大容量存储器的电路设计提供了新的思路.     

多进多出的高速视频缓存器设计

以DDR SDRAM为基础,设计了在IPQAM调制器中使用的多进多出结构视频缓存器.对操作指令集进行了最简优化,并给出了带宽设计模型,最后提出了针对资源消耗和时序约束进行改进的设计结构.实际测试表明该系统达到了预期设计目标.     

基于FPGA的数字视频多窗口内存地址生成器设计

通过变更地址计数器输出值到内存地址的映射关系,以最小的逻辑资源在单时钟周期内实现了数字视频处理中所需的内存地址偏移与跳变计算。阐述了该方法在数字视频并行处理中的基本应用、基本的设计与分析思路,以视频处理中常用到的逐行、逐列扫描方式为实例,介绍了行向窗口分布、列向窗口分布以及混合窗口分布的地址复换器的FPGA逻辑设计和仿真结果,并给出了地址映射变换关系的数学表达式。以基于FPGA的视频传输系统为实例,描述了多种地址生成器的设计方法与具体应用形式。     

视频稳像技术综述

分析了视频稳像的各类算法,包括基于运动的经典算法框架下的各种研究和无运动的新稳像算法。指出了各类算法的优缺点和适用性,并展望了今后的研究方向。     

解码器中的参考帧压缩算法及其硬件设计

提出了一种可用于视频解码器中的参考帧压缩算法.该算法利用小波变换和标量量化以及比特分配等技术.实现了对参考帧固定压缩率的压缩;结构简单易于实现,并因其固定压缩率而可方便地随机访问压缩的数据.实验证明.该算法在减少存储参考帧的存储器成本的情况下仍能保持优良的图像质量.     

A New Video Coding Method Based on Improving Detail Regions

1　ＩｎｔｒｏｄｕｃｔｉｏｎＡｓｔｈｅｉｎｔｅｒｎａｔｉｏｎａｌｓｔａｎｄａｒｄｏｆｖｉｄｅｏｃｏｍｐｒｅｓ ｓｉｏｎ ,ＭＰＥＧｏｒＨ .2 63[1 ] ｉｓｗｉｄｅｌｙｒｅａｌｉｚｅｄｉｎｖｉｄｅｏｐｒｏｄｕｃｔｉｏｎｓ.ＴｈｅｖｉｄｅｏｏｒｉｍａｇｅｓｅｑｕｅｎｃｅｉｓｄｉｖｉｄｅｄｉｎｔｏＧｒｏｕｐｏｆＰｉｃｔｕｒｅｓ (ＧＯＰ)ｉｎＭＰＥＧ[2～5] .ＴｈｅｆｉｒｓｔｉｍａｇｅｏｆＧＯＰｉｓａｌｗａｙｓＩｎｆｏｒｍａｔｉｏｎ (Ｉ)ｆｒａｍｅ.ＴｈｅｆｏｌｌｏｗｉｎｇｉｍａｇｅｓｍａｙｂｅＰｒｅｄｉｃｔｉｏｎ …     

视频解码器中插值与加权预测的硬件实现

设计了支持H.264/JVT/AVC标准和AVS标准的插值与加权预测的硬件结构。整个设计在其所属的视频解码器中是以宏块为单位处理的,内部则以可变块为单位处理。为了提高插值的速度,双向预测并行处理,在插值模块的内部则做6级流水(H.264)或8级流水(AVS)。加权预测同样也做了4级流水。整个设计在Modelsim下的仿真结果正确,用XST在VIRTEXⅡ4000,-6上综合频率为98 MHz,所用SLICE约为10 000,预期整个解码器设计能支持1080i@30fps的高清实时解码。