高速RS(204,188)译码器的FPGA实现

介绍了数字电视广播中广泛采用的RS(204,188)译码器原理和FPGA实现方案,采用并行的三级流水线结构以提高速度,并根据Berlekamp-Massey(BM)算法对译码器进行了优化设计,减少了硬件消耗.译码器的最大时钟频率可以达到75MHz.译码器的性能仿真和FPGA实现验证了该方案的可行性.     

高速RS(31,15)编译码器的FPGA实现

RS码由于具有优良的纠错能力而得到广泛应用。在军事通信中常以RS(31, 15)作为首选码。本文用一片现场可编程门阵列 (FPGA)芯片实现了高速RS(31, 15)编译码器。该编译码器具有体积小、性能稳定、工作速度高等优点。     

基于FPGA的RS(255,239)编译码器

编码是一种具有较强纠错能力的多进制BCH编码,其既可纠正随机错误,又可纠正突发错误。RS编译码器广泛应用于通信和存储系统,为解决高速存储器中数据可靠性的问题,文中提出了RS编码的实现方法,并对编码进行了时序仿真。仿真结果表明,该译码器可实现良好的纠错功能。     

一种高效RS编解码器的FPGA实现

提出了一种实现复杂度低、高效率的RS(204,188)编解码器的FPGA实现电路.整个FPGA设计分为RS编码器、Homer准则的伴随式计算、改进的BM算法、Chien搜索求根和Forney算法求差错幅值等5个模块,同时,总体电路采用了pipeline结构,有效提高了译码速率.选用Xilinx公司的Spartan3E系列XC3S500E芯片,译码时延242个时钟周期,使用FPGA资源186000门,译码性能与理论值一致,已用于特定无线图像传输系统.     

RS(63,45)编译码器的设计与FPGA实现

里德-索罗门(RS)编码是一类具有很强纠错能力的多进制BCH编码,它不但可以纠正随机错误,也能纠正突发错误。首先介绍了伽罗华域加法器和乘法器的设计,然后详细地阐述了RS(63,45)编译码器各模块的设计原理。对编译码器各模块先用Matlab进行设计,验证设计的正确性,再对译码器模块进行纠错性能测试。时序仿真结果表明,该译码器能实现最大的纠错能力。设计的编译码器能运用到实际的无线通信系统中去。     

CMMB系统中高性能RS译码器的FPGA实现

采用便于实现并性能较好的BM算法,结合流水线技术,设计并实现了符合CMMB标准的时域译码器.实验证明,该译码器具有多码率复用、控制简单灵活、面积小、资源耗用少、工作速率高、数据吞吐量大等优点.     

一种基于FPGA的RS编译码器设计与实现

RS码是线性分组码中具有很强纠错能力的多进制BCH码,其在纠正随机错误和突发错误方面非常有效,因此被广泛应用于通信和数据存储系统。本文提出了一种实现复杂度低、高效率的RS编译码器实现电路,包含RS编码器、Horner准则的伴随式计算、BM算法、Chien搜索等模块,以RS(15,9)为例运用VHDL在ISE14.6软件环境下进行了功能仿真,结果与Matlab得到的理论结果一致。该方法适用于任意长度的RS编码,有着重要的应用价值。     

一种RS码编译码器的FPGA实现方法

介绍了RS[255,223]编译码器的FPGA设计和基于线形反馈移位寄存器的编码器设计,以及由伴随式计算、关键方程求解、钱氏搜索、Forney算法等功能模块组成的译码器。为了实现简单高效的译码器,给出了一种改进的BM算法,该算法避免了求逆运算,提高了译码器处理速度及其硬件可实现性,并给出了仿真时序图。     

RS（255，247）译码器的FPGA实现

RS码是差错控制领域中一类重要的线性分组码,由于其出众的纠错能力,因而被广泛地应用于各种差错控制系统中,以满足对数据传输通道可靠性的要求。利用现场可编程门阵列（FPGA）技术由VHDL语言来实现RS（255,247）译码方案并应用于一种大容量的存储设备以提高数据传输和存储的可靠性。对所设计的硬件系统在ISE10．1平台上用VHDL进行了行为仿真和时序仿真,并给出了仿真波形图。     

基于FPGA的卷积码的编/译码器实现

首先阐述了（2,1,2）卷积码的原理和维特比（Viterbi）译码的实现过程,并对编码器、Viterbi译码器进行了现场可编程门阵列（FPGA）设计和实现。仿真表明了设计模块的正确性,而且能够满足速度和精度的要求。其次对最大自由距离的非恶性卷积码在高斯白噪声（AWGN）信道下的误码率性能进行分析,通过Matlab仿真表明卷积码具有很强的纠错能力,当卷积码的约束长度增大时,其误码率逐渐降低。结果表明所设计的卷积码译码器输出时延小,占用资源较少。具有一定的实用价值。     

一种基于ME算法的RS译码器VLSI高速实现方法

针对ME算法VLSI结构进行了分析,提出ME算法的流水线及最小化VLSI结构,以满足数据处理速率不断提高的需求。并利用该算法实现结构设计了一种低资源占用率、低成本的高速RS译码器。逻辑综合及仿真结果表明,基于Altera公司CycloneII系列FPGA的RS(255,239)译码器,工作时钟达210 MHz,可满足数据速率1.68 Gb·s^-1的编译码要求。     

基于RSIP核编译码器的设计与FPGA实现

Altera公司的Reed-Solomon(RS)IP核功能强大,但使用该IP核需要进行握手信号的设计。介绍了一种基于IP核来实现RS编译码器的设计方法。分析了RS编译码器IP核握手信号的时序原理,并设计了相应的信号产生模块。介绍了RS IP核的参数配置和使用方法,并提供了整体的模块电路。为验证设计的正确性,对编译码器进行了时序仿真。针对具有最大误码的连续编码数据流进行纠错性能测试。时序仿真结果表明,该译码器能实现最大的纠错性能。     

基于FPGA的高速RS编解码器设计与实现

详细介绍了RS( 255,191)编解码器的设计,按照自上而下的设计流程给出了算法的FPGA实现.根据编解码器的不同特点, 采用不同方法实现GF(28)乘法器.编码器采用并行结构、解码器采用并行无逆的BM算法实现关键模块,求逆器采用查表方法.采用以上方法的组合,使得在资源占用允许的同时最大限度地提高了编解码速度.     

HDTV解调芯片中RS解码器的设计与实现

采用 Berlekamp-Massey(BM)算法设计了符合DVB-C标准的RS(204,188)解码器,同时采用SRAM作为缓存和时分复用等方法,减小了电路规模和硬件结构的复杂性,设计的电路能够对每帧数据(204字节)中不多于8个字节的错误进行检查和纠正,并且能达到28.8 MHz的工作频率,符合HDTV解调芯片的性能要求.     

ITU-T J.83B系统中RS编码器的设计与FPGA实现

该文详细研究了ITU-T J.83B系统中RS（128,122）的工作原理,结合有限域上的乘加运算及常用实现方法,设计了符合此系统的RS编码器结构。采用Verilog语言编写RS编码器的实现代码并在MODELSIM中完成功能仿真,并进行验证。最后用ALTERA公司的FPGA芯片进行了实现,给出结果分析。     

一种高速自适应Reed-Solomon译码结构及其VLSI优化实现

该文给出了一种自适应Reed-Solomon(RS) 译码器结构。该结构可以自适应地处理长度变化的截短码编码数据块,适合于高速译码处理。该结构使译码处理不受数据块间隙长短的约束,既可以处理独立的编码数据块也可以处理连续发送的编码数据块。另外本译码器结构可以保证输出数据块间隔信息的完整性,满足无线通信和以太网中特殊业务的要求。本文还基于该结构对RS(255,239)译码器予以实现,该译码器经过Synopsys综合工具综合并用TSMC 0.18 CMOS工艺实现,测试结果验证了该译码器的自适应功能和译码正确性,其端口处理速率可达1.6Gb/s。