基于单片机的低频数字相位测量仪的设计

提出了一种基于AT89C52单片机开发的低频数字相位测量仪的设计。系统以单片机AT89C52及可编程逻辑器件为核心，构成完备的测量系统。可以对10Hz-20kHz频率范围的信号进行频率、相位等参数的精确测量，测相绝对误差不大于10；采用数码管显示被测信号的频率、相位差。硬件结构简单，软件采用汇编语言实现，程序简单可读写性强，效率高。与传统的电路系统相比，其有处理速度快、稳定性高、性价比高的优点。     

2003年全国大学生电子设计竞赛一等奖 低频数字式相位测量仪(C题)

本系统以51单片机以及可编程逻辑器件为核心,由模拟移相网络、数字式相位测量仪(含测频功能)、数字式移相信号发生器三个独立模块组成。相位测量仪的核心为数字鉴相器及高速计数器,频率计采用高精度恒定误差测频法。信号发生器使用直接数字频率合成(DDFS)技术,并使用汉字液晶显示模块,操作界面友好。系统的测量精度及其它指标均达到了设计要求。     

基于FPGA控制的低频数字式相位测量仪研究

低频数字相位测量仪在工业领域中是经常用到的一般测量工具,主要应用于同频率正弦信号间的相位差的测量显示。本系统采用复杂可编程逻辑器件EP1K1000C208-3作为数据处理及控制核心,由移相网络,信号处理电路,数据采集电路,数据运算电路以及显示电路组成。该系统硬件电路简单,整个设计采用VHDL（超高速硬件描述语言）语言作为系统内部硬件结构的描述手段,在Altera的maxplusⅡ的软件支持下完成。该系统可以对200Hz～20kHz频率范围内的信号进行高频采样处理,并把收集到的数据送入FPGA进行相位差测量运算并送显示电路显示,测相绝对误差不大于±0．5°。本系统充分利用FPGA对数据的高速处理能力,使得系统设计高效,可靠。与传统相位测量仪相比,该系统具有处理速度快、稳定性高、性价比高,易于实现的优点。该系统具有较强的实用价值和良好的工程应用前景。     

用于DDS系统相位累加器的加法器设计

直接数字频率合成器(DDS)具有频率转换时间短、分辨率高、输出相位连续等优点,是现代频率合成的重要技术之一。在分析了DDS基本原理的基础上,对DDS中的核心单元之一相位累加器进行了系统研究。分别利用镜像电路和超前进位全加器实现信号源累加器模块,进行模拟仿真并比较,结果表明镜像加法器在运算速度、版图布局上都优于超前进位加法器。     

相位式光纤测量电路系统的设计与实现

本文在FPGA、直接数字频率合成(DDS)、数字鉴相等技术的基础上,设计并实现了相位式光纤测量电路,用于基于光纤的激光测距校正系统中光纤光程的测量.本文介绍了相位法测量的基本原理,对其电路设计和关键技术的实现进行了论述,并给出了系统的实际测量结果,为光纤光程的测量和标定提供了一个可行的方案和参考.     

基于CPLD的低频数字相位测量仪

设计了一种基于CPLD(复杂可编程逻辑器件)的低频数字相位测量仪。采用等精度的测量方法,系统可以准确测量出两个相同频率信号的相位差。CPLD部分进行数据采集,完成分频、鉴相、门控、同步、计数、锁存、数据选择等逻辑功能;单片机部分对数据进行处理,完成数据的读取、运算、数据类型转化、循环扫描显示控制等功能,并将待测信号的相位差显示在八段数码管上。     

相位噪声对接收机性能的影响

在现代接收机中，各种高性能接收机如大动态、高选择性、宽频带解调等都受相位噪声限制。尤其在目前电磁环境越来越恶劣的情况下，接收机经过混频从强干扰信号中提取弱小有用信号是非常重要的。本文结合工程实际应用，研究了相位噪声对接收机性能的影响，具有广泛的实用价值。     

基于相位相关算法的研究与实现

相位相关算法是一种应用很广泛的图像匹配方法，它具有对噪声有较高的容忍度、检测结果与照度无关以及受几何失真小等突出优点。它与极坐标变换相结合可以得到旋转不变相位相关算法，两者可以对目标进行判准并精确检测出平移量和旋转量。本文对它们进行了分析和仿真，证明了算法的优越性，并在仿真过程中对旋转不变相位相关算法进行了优化，且达到了提高匹配精度和减少计算量的目的。     

直接数字式频率合成器相位截断误差的分析

介绍了直接数字式频率合成器的原理以及相位截断的概念,并给出了相位截断误差的表达式,最后给出了直接数字式频率合成器无相位截断误差的设计方法,并给出了实验结果。     

相关计数法数字频率计的研究与实现

文章介绍了相关计数法测量频率的原理 ,并介绍了在单片机系统平台上使用传统计数芯片 82 5 4和复杂可编程逻辑芯片 (CPLD) ,实现了应用该原理的数字频率计。针对 82 5 4在设计上的不足 ,提出了基于软件编程产生正向脉冲以解决高阶计数初值装入的方法并对用CPLD实现等精度测频的优点作一介绍。实现的两个系统测频精度均达到了很高的指标。     

一种低相位噪声锁相环频率合成器的设计

通过MATLAB对锁相环进行系统建模与分析,采用改进型宽摆幅低噪声电荷泵结构,结合2位开关电容阵列技术与RC低通滤波技术,设计了一种低相位噪声锁相环频率合成器。基于SMIC 0.18 μm CMOS工艺设计的芯片测试结果表明,该锁相环系统的频率覆盖范围达到1.27～1.82 GHz;在中心频率为1.56 GHz处的相位噪声为-105.13 dBc/Hz@1 MHz,抖动(均方根)为2.2 ps。     

低频噪声发生器的设计与实现

由于低频噪声的随机性、复杂性,采用了PC机和PIC单片机2部分组成低频噪声发生器。只需用户拖动鼠标绘制一个噪声波形,就可输出此噪声波形。介绍了该发生器的软、硬件设计,给出了具体的实现方法。特别是在VB开发环境下,运用VB提供的通讯控件实现PC机与PIC单片机之间串行通信的方法,以及为保证通讯的正确性和可靠性,系统采用的各种校验方法。整机系统稳定性高,使用方便灵活,满足了科研、实验教学中对各种低频噪声信号的要求。     

S波段低相噪捷变频频率综合器设计

介绍了一种S波段低相噪捷变频频率综合器设计方法。由于采用DDS+PLL的方式使此频率综合器相噪优于-115dBc/Hz@1kHz,跳频时间小于5us。     

Ku频段低相噪捷变频频率综合器设计

介绍了一种Ku频段低相噪捷变频频率综合器设计方法。对接收本振源和发射激励源采用一体化设计,由于采用DDS PLL的方式,使此频率综合器在Ku频段上相噪优于-90dBc/Hz@1kHz,跳频时间小于10μs,激励源在Ku频段输出线性调频信号。     

K波段低相位噪声频率综合器的设计与实现

采用双锁相环混频设计方案,设计了一种低相位噪声频率综合器,实现了单锁相环难以实现的低相位噪声指标。在系统理论分析的基础上,优化了电路布局,实际的电路尺寸为45.0 mm×30.0 mm×12.0 mm,实现了小型化K波段低相位噪声频率综合器。对频率综合器电路进行了测试,输出信号相位噪声为 -95 dBc/Hz @1 kHz和 -99 dBc/Hz @≥40 kHz,杂散为-72 dBc,完全满足设计指标的要求。     

一种小步进、低相噪频率合成器设计

综合应用锁相环(PLL)、直接数字合成(DDS)等技术,设计一种具有宽频带、小频率步进、高稳定性、低相位噪声等特点的频率合成器。主要技术指标为:频率步进1 Hz,最大频率控制误差优于4.5×10-4Hz,在10 kHz处相位噪声为-100 dBc/Hz。与传统的多环路设计方法相比,新的设计更能够满足高集成度、低成本、灵活通用的需求。并且可极大提高电路调试效率。     

一种低噪声快速转换频率合成器的设计与实现

介绍了一种低相位噪声、快速转换频率合成器的设计与实现,采用DDS、变带宽、频率预置等多种措施,频率转换时间〈80μs,并对实验结果进行了分析讨论。实验结果表明,该合成器相位噪声具有良好、锁定时间短,适合在超短波电台中应用。     

一种高精度频率测量系统设计

提出了一种高精度频率测量系统的设计方法,应用单片机技术将多周期同步法和量化时延法相结合,实现了频率的高精度快速测量。应用该方法设计出来的测量系统不仅体积小、成本低,而且在不需要复杂的传统等精度频率测量控制的情况下,利用其单片机的自身特性,实现宽范围内实用、简单而且精度较高的等精度频率测量,具有较好的实用价值。     

一种低相位噪声2N分频器的设计

介绍了一种低相位噪声2N分频器的设计。该电路采用0.35μm BiCMOS SiGe工艺制作。1 kHz频偏下的相位噪声为-150 dBc/Hz,大大低于传统的分频器;在-55~125℃温度范围内,电路的工作频带为20 MHz~2.4 GHz,功耗电流约40 mA。数据输入端S0、S1、S2控制电路的分频比在21~28间变化,数据输入端与TTL/CMOS电平兼容。     

强振动条件下低相位噪声频综器的设计

提出了一种间接合成的低相位噪声频率综合器的设计 ,该频综器用于某机载雷达中 ,从而要求其在极其恶劣的环境中同样具有良好的性能。本文从提高自身抗振能力和降低外界振动强度两方面采取措施 ,使得其相位噪声在振动条件下满足系统要求