衬底寄生电阻对高压器件ESD性能的影响

随着高压集成电路的广泛应用,高压器件的ESD性能越来越受广大设计者的重视。从理论上分析了衬底寄生电阻对高压LDMOS器件ESD特性的影响,采用几种结构,对上述参数进行优化,并在0.35μm BCD工艺下进行流片试验。测试结果表明,优化衬底电阻可以有效地提高器件的ESD泄放能力,最优结构的二次击穿电流由原始器件的0.75A增大到3.3A。     

新型ESD抑制器件

安森美半导体目前推出μESD（微型ESD）双串联高性能微型封装静电放电（ESD）保护二极管。μESD双串联系列产品为电压敏感元件提供双线保护而设计，适用于需要小板面积和低高度的应用，如手机、MP3播放器和便携式游戏系统。     

ESD9L：单线ESD保护器件

安森美半导体推出新的超低电容静电放电（ESD）保护器件系列的首款产品。新的ESD9L是一款单线ESD保护器件，提供0．5pF电容和低钳位电压。采用适合ESD保护应用的小型封装，适用于手机、MP3播放器、个人数字助理（PDA）和数码相机等便携应用的高速数据线路保护。     

双向硅ESD保护器件

泰科电子（TE）日前宣布推出比传统半导体封装更易安装和返修的0201和0402尺寸的静电放电（ESD）器件，以扩展其硅ESD保护产品系列。该ChipSESD封装将一个硅器件和一个传统表面贴装技术（SMT）被动封装配置的各种优势结合在一起。     

安森美：TVS器件带来可靠的ESD防护

电子产品的快速发展对ESD（静电放电）防护提出了更高的要求。一方面，电子产品特性及功能不断增加，输入，输出端口随之增多，提升了ESD发生的可能性，另一方面，轻薄化的趋势不仅使IC尺寸不断减小，还使其ESD防护能力变弱。因此，电子产品需要更有效的ESD防护器件。     

LDMOS器件源-衬版图结构优化对ESD性能影响的研究

To enhance the robustness of LDMOS ESD protection devices, the influence of a source-bulk layout structure is analyzed by theoretical analysis and numerical simulation. Novel structures with varied source-bulk layout structures are fabricated and compared. As demonstrated by TLP testing, the optimized structure has an 88% larger It2 than a conventional one, and its Vtl is reduced from 55.53 to 50.69 V.     

LDMOS-SCR ESD器件漂移区长度对器件性能的影响

采用软件仿真一系列的横向扩散金属氧化物半导体(Laterally diffused metal oxide semiconductor,LDMOS)可控硅(Silicon controlled rectifier,SCR)静电放电(Electrostatic discharge,ESD)保护器件,获取工作状态的I-V曲线。结果表明,随着漂移区间距缩小,单位面积的失效电流增大,器件的ESD保护水平提高,但器件的维持电压减小,器件的鲁棒性降低。仿真提取关键点的少数载流子浓度、电流密度、电压强度等电学特性,根据采样结果和理论分析,内部载流子输运能力增强,但导通电阻无明显变化是该现象的内在原因。采用0.5μm 5V/18V CDMOS(Complementary and double-diffusion MOS,互补型MOS和双扩散型MOS集成)工艺流片并测试器件,测试结果证实了仿真结论。为了提高器件的失效电流且不降低维持电压,利用忆阻器无源变阻的特性,提出了一种新型的LDMOS-SCR ESD保护器件(M-ESD器件),理论分析表明,该器件内部忆阻器与寄生晶体管组成的系统能够有效地协同工作,在不增大芯片面积和不降低维持电压的情况下,使器件的失效电流增加,提高器件保护水平。     

用于高压ESD保护的LDMOS中触发电压退化效应的研究

The trigger voltage walkin effect has been investigated by designing two different laterally diffused metal-oxide-semiconductor （LDMOS） transistors with an embedded silicon controlled rectifier （SCR）. By inserting a P＋ implant region along the outer and the inner boundary of the N＋ region at the drain side of a conventional LDMOS transistor, we fabricate the LDMOS-SCR and the SCR-LDMOS devices with a different triggering order in a 0.5/zm bipolar-CMOS-DMOS process, respectively. First, we perform transmission line pulse （TLP） and DC-voltage degradation tests on the LDMOS-SCR. Results show that the trigger voltage walk-in effect can be attributed to the gate oxide trap generation and charge trapping. Then, we perform TLP tests on the SCR-LDMOS. Results indicate that the trigger voltage walk-in effect is remarkably reduced. In the SCR-LDMOS, the embedded SCR is triggered earlier than the LDMOS, and the ESD current is mainly discharged by the parasitic SCR structure. The electric potential between the drain and the gate decreases significantly after snapback, leading to decreased impact ionization rates and thus reduced trap generation and charge trapping. Finally, the above explanation of the different trigger voltage walk-in behavior in LDMOS-SCR and SCR-LDMOS devices is confirmed by TCAD simulation.     

ESD7L5．0D／NUP4212：ESD保护器件

安森美扩充高性能片外静电放电（ESD）保护产品系列，推出两款器件ESD7L5．0D和NUP4212。这些新产品以安森美半导体专有的集成ESD保护平台设计，提高了钳位电压性能，同时保持低电容和小裸片尺寸。     

保护环版图结构对ESD防护器件耐压能力的影响

基于华润上华0.5 μm双极-CMOS-DMOS (BCD)工艺设计制备了不同保护环分布情况下的叉指型内嵌可控硅整流器的横向扩散金属氧化物半导体(LDMOS-SCR)结构器件,并利用传输线脉冲(TLP)测试比较静电放电(ESD)防护器件的耐压能力.以LDMOS-SCR结构为基础,按照16指、8指、4指和2指设置保护环,形成4种不同类型的版图结构.通过器件的直流仿真分析多指器件的开启情况,利用传输线脉冲测试对比不同保护环版图结构的耐压能力.仿真和测试结果表明,改进后的3类版图结构相对于普遍通用的第一类版图结构,二次击穿电流都有所提升,其中每8指设置一个保护环的版图结构二次击穿电流提升了76.36％,其单位面积的鲁棒性能也最好,为相应工艺设计最高耐压值的ESD防护器件提供了参考结构和方法.     

A novel NLDMOS with a high ballast resistance for ESD protection

To prevent the non-uniform conduction phenomenon caused by the Kirk effect in an NLDMOS under ESD stress, a novel NLDMOS structure is proposed. High electron injection current is the base of Kirk effect. Higher electron injection can makes the Kirk effect more serious and lead easily to the non-uniform conduction phenomenon. By splitting the drain N＋ with the field oxide in the proposed structure, the crowded current can lead to a higher voltage drop on the ballast resistance. Therefore, the non-uniform conduction is suppressed, and its failure current is much improved.     

CMOS射频集成电路ESD保护的挑战

随着集成电路(IC)T艺进入深亚微米水平,以及射频(Radi0.Frequency,RF)IC工作频率向数千兆赫兹频段迈进,片上防静电泄放(ESD)保护设计越来越成为RF IC设计的挑战.产生这一挑战的关键原因在于ESD保护电路和被保护的RF IC核电路之间存在着不可避免的复杂交互影响效应.本文讨论了RF ESD保护的研究和设计领域的最新动态,总结了所出现的新挑战、新的设计方法和最新的RF ESD保护解决方案.     

CMOS射频集成电路ESD保护的挑战

随着集成电路(IC)T艺进入深亚微米水平,以及射频(Radi0.Frequency,RF)IC工作频率向数千兆赫兹频段迈进,片上防静电泄放(ESD)保护设计越来越成为RF IC设计的挑战.产生这一挑战的关键原因在于ESD保护电路和被保护的RF IC核电路之间存在着不可避免的复杂交互影响效应.本文讨论了RF ESD保护的研究和设计领域的最新动态,总结了所出现的新挑战、新的设计方法和最新的RF ESD保护解决方案.     

内嵌SCR的LDMOS器件双骤回ESD特性研究

基于寄生参数分析,对内嵌SCR的LDMOS器件给出了二次骤回发生判据。本文对三种典型结构进行了数值仿真和比较,并基于此判据仿真优化了影响二次骤回的器件结构参数,从而提高器件ESD性能。TLP试验数据表明,当二次骤回电压由25.4V降低到8.1V时,器件ESD泄放能力由0.57A提高到3.1A。     

ESD robustness studies on the double snapback characteristics of an LDMOS with an embedded SCR

Criterion for the second snapback of an LDMOS with an embedded SCR is given based on parasitic parameter analysis.According to this criterion,three typical structures are compared by numerical simulation and structural parameters which influence the second snapback are also analyzed to optimize the ESD characteristics. Experimental data showed that,as the second snapback voltage decreased from 25.4 to 8.1 V,the discharge ability of the optimized structure increased from 0.57 to 3.1 A.     

浅谈电子制造过程中的静电及静电防护

静电释放（ESD）就是一定数量的电荷从一个物体（例如人体）传送到另一个物体（例如芯片）的过程。这个过程能导致在极短的时间内有一个非常高的电流通过芯片,35％以上的芯片损坏都可以归咎于此。因此,在电子制造行业里保护芯片免受静电释放的损害是非常重要的。实际上,很多企业在各种不同电子应用中都遇到了如何应对急速增长的静电防护需求的问题。文章针对ESD机制和防护做了一个较全面的介绍,包括ESD原理、电流产生、危害、防静电工艺要求等。     

SiGe工艺中HBT结构ESD保护电路设计

为有效控制生产成本,减少工艺步骤,提出了在SiGe工艺中,用SiGe异质结双极型晶体管(HBT)代替传统二极管来实现静电放电(ESD)保护的方案。通过设计不同的HBT器件的版图结构,以及采取不同的端口连接方式,对HBT单体结构防护ESD的能力强弱和其寄生电容大小之间的关系进行了比较分析,并从中找出最优化的ESD解决方案。应用于实际电路中的验证结果表明,此方案在ESD防护能力达到人体模型(HBM)2 kV的基础上,I/O(IN/OUT输入输出)端口的寄生电容值可以做到200 fF以下,且此电容值还可通过HBT串联模式进一步降低。