圆片级真空封装技术在MEMS陀螺中的应用

为维持MEMS硅微陀螺的真空度,利用两次硅-玻璃阳极键合和真空长期维持技术,实现了MEMS硅微陀螺的圆片级真空气密性封装。制作过程包括:先将硅和玻璃键合,在硅-玻璃衬底上采用DRIE工艺刻蚀出硅振动结构;再利用MEMS圆片级阳极键合工艺在10-5 mbar(1 mbar=100 Pa)真空环境中进行封装;最后利用吸气剂实现圆片的长期真空气密性。经测试,采用这种方式制作出的硅微陀螺键合界面均匀平整无气泡,漏率低于5.0×10-8 atm.cm3/s。对芯片进行陶瓷封装,静态下测试得出品质因数超过12 000,并对样品进行连续一年监测,性能稳定无变化。     

MEMS圆片级真空封装金硅键合工艺研究

提出一种适用于微机电系统(MEMS)圆片级真空封装的键合结构,通过比较分析各种键合工艺的优缺点后,选择符合本试验要求的金硅键合工艺.根据所提出键合结构和金硅键合的特点设计键合工艺流程,在多次试验后优化工艺条件.在此工艺条件下,选用三组不同结构参数完成键合试验.之后对比不同的结构参数分别测试其键合质量(包括键合腔体泄漏率...     

基于晶圆键合的MEMS圆片级封装研究综述

为提升微机电系统（MEMS）器件的性能及可靠性,MEMS圆片级封装技术已成为突破MEMS器件实用化瓶颈的关键,其中基于晶圆键合的MEMS圆片级封装由于封装温度低、封装结构及工艺自由度高、封装可靠性强而备受产学界关注。总结了MEMS圆片级封装的主要功能及分类,阐明了基于晶圆键合的MEMS圆片级封装技术的优势。依次对平面互连型和垂直互连型2类基于晶圆键合的MEMS圆片级封装的技术背景、封装策略、技术利弊、特点及局限性展开了综述。通过总结MEMS圆片级封装的现状,展望其未来的发展趋势。     

圆片级封装的研究进展

圆片级封装(wafer level package,WLP)因其在形状因数、电性能、低成本等方面的优势,近年来发展迅速。概述了WLP技术近几年的主要发展。首先回顾标准WLP结构,并从焊球结构等方面对其进行了可靠性分析。其次介绍了扩散式WLP工艺以及它的典型应用,并说明了扩散式WLP存在的一些可靠性问题。最后总结了WLP技术结合硅通孔技术(TSV)在三维叠层封装中的应用。     

一种真空度可调的圆片级封装技术

提出了一种MEMS器件的圆片级封装技术。通过金硅键合和DRIE通孔制备等关键工艺技术,可以实现真空度从102 Pa到2个大气压可调的圆片级封装。作为工艺验证,成功实现了圆片级真空封装MEMS陀螺仪的样品制备。对封装后的陀螺仪样品进行了剪切力和品质因数Q值测试,剪切力测试结果证明封装样品键合强度达到5 kg以上,圆片级真空封装后陀螺的品质因数Q值约为75 000,对该陀螺的品质因数进行了历时1年的跟踪测试,在此期间品质因数Q的最大变化量小于7‰,品质因数测试结果表明封装具有较好的真空特性。     

MEMS封装技术及设备

概述了进入后摩尔时代的MEMS技术,通过TSV技术整合MEMS与CMOS制程,使得半导体与MEMS产业的发展由于技术的整合而出现新的商机。主要介绍了MEMS器件封装所面临的挑战及相应的封装设备。     

一种新颖的微电子封装:圆片级封装

本文介绍了一种当前正在快速发展的微电子器件的新颖封装－圆片级封装（WLP）的定义，主要优缺点，焊盘再分布和植球等主要工艺过程等。     

晶圆叠层3D封装中晶圆键合技术的应用

论述了晶圆叠层3D封装中的典型工艺——晶圆键合技术,并从晶圆键合原理、工艺过程、键合方法、设备要求等方面对其进行了深入探讨;以期晶圆叠层3D封装能够应用到更加广泛的领域。     

用于系统级封装和3D互连的圆片间及芯片一圆片的集成技术

系统级封装和3D互连的技术可行性及其潜力，近年来在得到了详尽的分析和业界广泛的认可。目前的热点聚集在新颖的制造和集成方案方面，它要求同时满足经济性和技术要求。尽管系统级封装和3维互连的基本原理十分相似，但其广泛的应用范围需要各种各样的制造工艺。[第一段]     

圆片级封装技术展望

圆片级封装(Wafer-Level Packa-ging,WLP)已成为先进封装技术的重要部分。全圆片级封装虽然能够为芯片封装带来批量加工的规模经济效益,但由于系统集成方面的某些因素限制了其在主流应用中的推广。在圆片规模上开始加工,但结束于芯片规模的部分圆片级封装将在面型阵列倒装芯片的封装中得到日益广泛的应用。圆片级封装加工将成为业界前端和后端之间的高性能衔接桥梁。     

用于3D集成中的晶圆和芯片键合技术(英文)

3D集成技术包括晶圆级、芯片与晶圆、芯片与芯片工艺流程,通过器件的垂直堆叠得到其性能的提升,并不依赖于基板的尺寸和技术。所有的报道均是传输速度提高,功耗降低,性能更好及更小的外形因素等优势使得这种技术的名气大振。选择晶圆或芯片级集成的决定应基于几个关键因素的考虑。对于不同种类CMOS、非CMOS器件间的集成,芯片尺寸不匹配引发了衬底的变化(如300mm对150mm).芯片与晶圆或芯片与芯片的堆叠也许是唯一的选择。另外,当芯片的成品率明显地不同于晶圆与晶圆键合方法时,在堆叠的晶圆中难以使确认好芯片的量达到最大。在这种情况下,应将一枚或两枚晶圆划切成小芯片并仅将合格的芯片垂直地集成。只要适当地采用晶圆与晶圆键合工艺便可实现高成品率器件同类集成。晶圆间键合具有最高的生产效率,工艺流程简便及最小的成本。满足选择晶圆级或芯片级工艺总的工艺解决方案应结合对准和键合细节来考虑决定最终的设备选择和工艺特性。所有这些工艺的论证证实对于多数产品的制造3D集成是可行的,而且有些也已成为生产的主流。     

MEMS封装技术的发展及应用

封装技术在微电子机械系统(MEMS)器件中的地位和作用越来越重要。本文归纳与总结了MEMS封装的特点和发展趋势,重点对MEMS封装技术的应用进行了分析,最后给出一些有益的想法和看法。     

3D互连中光刻与晶圆级键合技术面临的挑战,趋势及解决方案(英文)

目前,3D集成技术的优势正在扩展消费类电子产品的潜在应用进入批量市场。这些新技术也在推进着当前许多生产工艺中的一些封装技术包括光刻和晶圆键合成为可能。其中还需要涂胶,作图和蚀刻结构。探讨一些与三维互连相关的光刻技术的挑战。用于三维封装的晶圆键合技术将结合这些挑战和可用的解决方案及发展趋势一并介绍。此外还介绍了一种新的光刻设备,它可通过图形识别技术的辅助实现低于0.25μm的最终对准精度。对于采用光刻和晶圆级键合技术在三维互连中的挑战,趋势和解决方案及SUSS公司设备平台的整体介绍将根据工艺要求来描述。在这些技术中遇到的工艺问题将集中在晶圆键合和光刻工序方面重点讨论。     

功率模块封装结构及其技术

本文从封装角度评估功率电子系统集成的重要性。文中概述了多种功率模块的封装结构形式及其主要研发內容。另外还讨论了模块封装技术的一些新进展以及在功率电子电路系统集成中的地位和作用。     

后摩尔时代的封装技术

介绍了在高性能的互连和高速互连芯片(如微处理器)封装方面发挥其巨大优势的TSV互连和3D堆叠的三维封装技术。采用系统级封装(SiP)嵌入无源和有源元件的技术,有助于动态实现高度的3D-SiP尺寸缩减。将多层芯片嵌入在内核基板的腔体中;采用硅的后端工艺将无源元件集成到硅衬底上,与有源元件芯片、MEMS芯片一起形成一个混合集成的器件平台。在追求具有更高性能的未来器件的过程中,业界最为关注的是采用硅通孔(TSV)技术的3D封装、堆叠式封装以及类似在3D上具有优势的技术,并且正悄悄在技术和市场上取得实实在在的进步。随着这些创新技术在更高系统集成中的应用,为系统提供更多的附加功能和特性,推动封装技术进入后摩尔时代。     

三维互连中光刻及晶圆级键合技术的挑战、趋势和解决方案

基于它的技术优势三维集成技术正在不断地被应用到新的产品中,也包括被应用到消费电子产品里。N时也对许多工艺提出了新的要求,其中也包括光刻和晶圆级键合。三维集成技术还是需要光刻工艺来完成图形的转换．为此．讨论了三维集成工艺对工艺设备和技术提出的挑战。介绍了SUSS公司与三维技术相关的产品。着重讨论与三维集成工艺相关的光刻和键合工艺。描述了三维集成对它们提出的挑战以及目前已有的解决方案和前景。并介绍一款新的具有0．25汕m对准精度的接近接触式光刻机。     

微电子封装中芯片焊接技术及其设备的发展

概述了微电子封装中引线键合、载带自动键合、倒装芯片焊料焊凸键合、倒装芯片微型焊凸键合等芯片焊接技术及其设备的发展 ,同时报告了世界著名封装设备制造公司芯片焊接设备的现状及发展趋势。     

3D封装的发展动态与前景

3D封装是手机等便携式电子产品小型化和多功能化的必然产物。3D封装有两种形式,芯片堆叠和封装堆叠。文章介绍了芯片堆叠和封装堆叠的优缺点、关键技术、最新动态和发展前景。     

Fabrication of Application Specific Integrated Passive Devices Using Wafer Level Packaging Technologies

Integrated passives have become increasingly popular in recent years. Especially wafer level packaging technologies offer an interesting variety of different possibilities for the implementation of integrated passive components. In this context, particularly the fabrication of integrated passive devices (IPDs) represents a promising solution regarding the reduction of size and assembly costs of electronic systems in package (SiP). IPDs combine different passive components (R,L ,C ) in one subcomponent to be assembled in one step by standard technologies like surface mount device (SMD) or flip chip. In this paper, the wafer level thin film fabrication of integrated passive devices (WL-IPDs) will be discussed. After a brief overview of the different possibilities for the realization of IPDs using wafer level packaging technologies two fabricated WL-IPDs will be presented. Design, technological realization, as well as results from the electrical characterization will be discussed.