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低噪声CMOS环型压控振荡器的设计 总被引:3,自引:3,他引:3
应用增益补偿技术,设计了一种结构新颖的CMOS单端反相器环形压控振荡器,该电路具有较低的压控增益,较好的线性,较强的噪声抑制能力。采用lstsilicon 0,25μmCMOS工艺进行仿真,结果显示:在偏离中心频率600kHz处的相位噪声为一108dBc。 相似文献
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全数字锁相环(ADPLL)在数字通信领域有着极为广泛的应用。由于SoPC技术的发展和FPGA的工作频率与集成度的提高,在1块FPGA芯片上集成整个系统已成为可能。以片内同时嵌入CPU和全数字锁相环为目的,结合现阶段的相关研究成果,简单介绍片内全数字锁相环系统的结构和全数字锁相环的工作原理,详细论述一种可增大全数字锁相环同步范围的数控振荡器的设计方法,并给出部分VHDL设计程序代码和仿真波形。在此数控振荡器的设计中引入翻转触发器的概念,并通过改变翻转触发器的动作特点,使得数控振荡器的输出频率提高,以达到增大全数字锁相环同步范围的目的。 相似文献
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压控振荡器(VC0)作为PLL系统中的关键模块,其相位噪声对PLL相位噪声和抖动产生决定性影响.在对PLl系统噪声及VCO相位噪声分析的基础上,基于CSMC 0.5μm CMOS工艺,设计了一款低相位噪声两级差分环形VCO.Spectre RF仿真结果表明,VCO频率调谐范围为524 MHz~1.1 GHZ,增益最大值Kvco为-636.7 MHz/V,900 MHz下VCO相位噪声为-116.2dBc/Hz@1 MHz,功耗为21.2 mW.系统仿真结果表明,VCO相位噪声对PLL抖动的贡献小于1 ps. 相似文献
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NCO(数控振荡器)的目标是产生频率可变的正弦波样本,NCO采用全数字技术,具有分辨率高、频率转换时间快、相位噪声低等特点,将其应用于电子设备中可以大大简化系统、降低成本。本文首先探讨了NCO的工作原理及其核心组成部件,其次介绍了在FPGA中设计NCO的两种方法——基于verilog硬件描述语言的实现方法和基于DSP Builder模型的实现方法,最后使用Modelsim进行仿真,仿真结果表明,此两种方法都能实现NCO,但利用DSP Builder搭建模型进行设计更为简单、易用,并且设计者甚至可以在不懂硬件描述语言及其设计流程的情况下进行DSP应用系统的FP-GA开发。 相似文献
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SEC中的全数字锁相环的分析及设计 总被引:2,自引:0,他引:2
文章首先介绍了全数字锁相环(ADPLL)的基本结构和工作原理,并进行了数学建模,计算了其主要的参数指标;然后,针对SDH设备时钟(SEC)设计了一种切实可行的低抖动ADPLL的电路结构,并对其各个组成部分进行了具体的电路分析和设计,通过微机适当配置,可以使该设计的结果得到优化;最后,通过现场可编程门阵列(FPGA)验证,给出了测试结果. 相似文献
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基于振荡器的高性能真随机数发生器 总被引:2,自引:0,他引:2
设计了一种应用于信息安全SoC平台的基于振荡器的高性能真随机数发生器,其利用放大的电阻热噪声来增大慢振荡器的抖动,使得前后两次采样相互独立,提高了序列的随机性能。采用T触发器采样消除快振荡器占空比偏差的影响。真随机数发生器采用TSMC 0.25μm CMOS工艺,输出速率达4Mbps,通过NIST FIPS140-1和SP800-22中的各项测试。芯片面积为0.09mm2,工作电压为2.5V,功耗为4.15mW。 相似文献
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一种低电压低功耗的环形压控振荡器设计 总被引:2,自引:1,他引:2
提出了锁相环的核心部件压控振荡器(VCO)的一种设计方案.该压控振荡器采用全差分环形压控振荡器结构,其延迟单元使用交叉耦合晶体管对来进行频率调节.基于SMIC0.18μmCMOS工艺,用Hspice对电路进行了仿真.仿真结果表明,该压控振荡器具有良好的线性度,较宽的线性范围以及高的工作频率,在1.8V的低电源电压下,振荡频率的变化范围为402~873MHz,中心频率在635MHz,功耗仅为6mW,振荡在中心频率635MHz时的均方根抖动为3.91ps. 相似文献
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Jarkko Routama Kimmo Koli Pasi Ruhanen Kari Halonen 《Analog Integrated Circuits and Signal Processing》1999,19(1):59-74
In this paper a single chip transmitter and receiver interface circuit for 160 Mbit/s CMI-coded data transmission is presented. The receiver circuit includes a 12 dB cable equalizer to compensate for nonconstant cable attenuations. There is also a PFLL for data regeneration and to extract a 320 MHz oscillator clock signal. The frequency characteristics of the equalizer are controlled with an automatic gain control loop (AGC). The PFLL is a combination of two separate control loops, the purpose of which is to keep the integrated oscillator on the narrow locking range of the data loop. The frequency loop has been designed with a frequency detector to avoid interferences between the two control loops. The transmitter includes a cable driver supplying a stable 1 Vpp signal amplitude to the transmission line and also a PLL to extract a 320 MHz clock signal. 相似文献
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分析了电荷泵型锁相环中鉴相器和电荷泵的非理想因素及优化设计方法。基于台积电公司(TSMC)0.35μm 2层多晶硅4层金属(2P4M)CMOS工艺,设计了一种低杂散的鉴频鉴相器结构,该结构通过"自举"的方法,用单位增益放大器使充放电前后开关管各节点处的电压保持不变,从而消除了电荷共享的影响,减小了鉴相器的输出杂散。仿真结果表明相比于传统鉴相器结构,该鉴频鉴相器有效抑制了电荷共享问题,电荷泵开关管开启时的充放电电流尖峰大大减小了,鉴相前后的电压波动小于200μV,脉冲尖峰仅为3.07 mV,有效降低了鉴频鉴相器的输出杂散。 相似文献
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论述了UMC 65nm CMOS工艺实现的全定制全数字锁相环.该锁相环用于提供高速嵌入武SRAM内建自测试所需的时钟.分析了全数字锁相环的工作原理和电路架构,并给出了整个锁相环系统的电路和版图实现.编码控制振荡器是全数字锁相环中的核心电路,提出了一种改进的编码控制振荡器,具有高线性度和高精度的特点.在理论上分析了全数字锁相环系统的稳定性,并给出所采用的锁相环架构的稳定性公式.该锁相环达最高输出频率为2GHz,抖动小于1%. 相似文献
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基于0.18μm RF CMOS工艺,采用双端调谐结构实现了一种可应用于WLAN的二次变频收发机的压控振荡器.其输出频率范围可以覆盖收发机所需4.1~4.3GHz的频段,其最大调谐范围为500MHz.在距中心频率4.189GHz为4MHz处的相位噪声为-117dBc/Hz,500kHz处为-107dBc/Hz.输出信号抖动的均方根值为4.423ps,输出功率为-8.68dBm. 相似文献