四值单稳态触发器设计

在二值单稳态触发器设计的基础上，提出了四值单稳态触发器的设计方案．经过PSPICE模拟，所设计的电路具有正确的逻辑功能，并能由此方法推广到基值更高的单稳态触发器的设计．与二值单稳态触发器相比，四值单稳态触发器具有更强的功能．     

基于集成门电路的单稳态 触发器设计原理

本文对单稳态触发器的设计原理进行了研究.根据单稳态触发器工作特点的要求, 以 RC 电路为定 时单元,利用微分电路及“信号静态竞争冒险”等信号瞬变现象,并结合信号反馈存贮的原理, 阐明单稳态 触发器的设计思想.这有利于对单稳态触发器工作原理在本质上的理解, 同时为无稳态触发器、多值单稳 态触发器等的研究提供了理论依据     

通用型三值单稳态触发器设计

对三值单稳态触发器的设计原理进行了研究,结合ＲＣ电路延迟作用和信号反馈存在的原理,设计了三值脉冲控宽电路和三值单稳触发器,并通过ＰＳＰＩＣＥ５．０软件模拟,证实了逻辑功能的正确性。     

双边沿单稳态触发器的设计

对双边沿单稳态触发器的设计原理进行了研究，根据双边沿单稳态触发器工作特点的要求，以RC电路为定时单元，提出了积分型和微分型双边沿单稳态触发器的基本结构，阐明了双边沿单稳态触发器的设计方法，并具体设计了积分型和微分型双边沿单稳态触发器。     

基本触发器、单稳态电路及多谐振荡器的统一设计和教学方法研究

针对一般教科书缺乏对基本触发器、单稳态电路及多谐振荡器设计方法的论述问题,从电路存储信号需求出发,研究了基本触发器、单稳态电路及多谐振荡器间的内在联系,发现通过在基本触发器的支路中接入电容,由电容的充放电实现单稳态电路及多谐振荡器,从而提出了基本触发器、单稳态电路及多谐振荡器的统一设计方法,并在课堂上讲授。这不仅有利于学生学习和掌握这3种电路的设计方法,深入理解这3种电路的工作原理,而且可培养学生探索事物本质及其内在联系的能力。     

基于集成门电路的三值无稳态触发器研究

通过对二值无稳态触发器设计原理的重新归纳,本文从三值单稳态触发器的设计出发,提出了基于集成门电路的三值无稳态触发器的设计方案, 并用PSPICE程序进行计算机验证. 结果表明所设计的三值无稳态触发器具有正确的逻辑功能. 本文还进一步提出了三值等宽的三值无稳态触发器的设计方案.     

基于施密特电路的多值脉冲电路研究

通过对基于施密特电路的二值单稳态触发器和二值无稳态触发器设计思想的分析，提出了以三值单稳态触发器和三值无稳态触发器为代表的多值脉冲电路的设计方案，并通过PSPICR5．0软件模拟，结果表明所设计的电路具有正确的逻辑功能．     

基于次态卡诺图的J、K激励函数最小化方法及时序逻辑电路自启动设计

分析了JK触发器的激励函数和次态函数的关系并在卡诺图上建立二者的联系,提出了在触发器的次态卡诺图上直接求解最小化J、K激励函数的方法,讨论了无效状态的赋值问题及自启动设计方法,对简化时序逻辑电路的设计过程具有实用意义.     

基于门冻结技术的无冒险RS触发器设计

数字电路中的冒险现象不仅会导致电路的误操作,而且消耗了很多能量、增加了操作时间,因此在电路设计中冒险的检测和消除非常重要．文章介绍了门冻结技术的基本思想,以此为基础给出了基于F门的CMOS与非门、或非门的逻辑单元电路设计,并将其应用到RS触发器的设计中,经PSPICE模拟显示,与传统的同步RS触发器相比,所设计的基于F门的同步RS触发器电路不仅具有正确的逻辑功能,消除了冒险,而且使电路的功耗也得到了有效地降低。     

基于多阈值技术的低功耗D触发器设计

目前CMOS电路中,漏电流功耗已经成为不可忽视的部分.降低电路漏电流功耗的一种有效方法是采用多阈值电路技术.根据多阈值电路设计原理,电路的关键路径采用低阈值晶体管,以保证电路的性能;非关键路径采用高阈值晶体管,以降低电路的漏电流功耗.对于触发器来说,其对时钟的响应部分是一个关键路径,而对信号的响应部分是非关键路径.本文据此设计了一种新型低功耗D触发器--多阈值与非门保持型D触发器.该电路结构简单,降低了电路漏电流功耗,并且当输入保持不变时,时钟信号不作用于内部结点,使内部结点电压保持不变,这进一步降低了电路的功耗.模拟结果表明所设计的D触发器跟传统的D触发器相比,可节省近25%的功耗.     

基于低功耗双边沿JK触发器的异步时序电路设计

从JK触发器的激励表出发,介绍了基于单边沿JK触发器的同步时序电路和异步时序电路设计,提出了双边沿JK触发器的完整状态方程,并以此为基础讨论了基于双边沿JK触发器的异步时序电路的设计方法.     

双边沿动态触发器的设计及其应用

从双边沿触发器的特点出发,提出了一种双边沿动态触发器的设计方案,该触发器结构较其他几种设计方案简单。用PSPICE程序模拟证实该种触发器具有正确的逻辑功能,并且平均功耗较小。文章还介绍了该双边沿触发器在时序电路中的应用．     

基于单稳态定时偏差的高识别性PUF电路设计

通过对单稳态电路定时偏差和物理不可克隆函数(physical unclonable functions,PUF)电路的研究,提出了一种基于单稳态定时偏差的高识别性PUF电路设计方案.首先,分析单稳态定时电路的自我标识物理特性,提出长定时单稳态电路设计方法;然后,利用该单稳态电路产生的定时偏差信号以及激励信号控制数据选择器选择2个定时偏差信号,结合仲裁器判决唯一的、不可克隆的输出响应.采用TSMC 65nm CMOS工艺,在不同环境下对设计的PUF电路进行Monte Carlo仿真,分析其识别性、可靠性等特性.实验结果显示,所设计的PUF电路识别性可达99.82%,且误码率为2.7%.     

基于阈算术代数系统的ECL触发器设计#br# #br# 基于阈算术代数系统的ECL触发器设计

针对ECL触发器设计中存在电路结构复杂、设计过程繁琐等不足,在分析ECL电路特点和阈算术代数系统的基础上,设计出一种ECL算术运算单元电路,进而提出了基于阈算术代数系统的ECL触发器的设计方法,具体设计了ECL二值主从型D触发器、ECL三值D锁存器以及ECL三值T触发器置数单元.采用TSMC 0.18 μm工艺参数对所设计的电路进行HSPICE模拟,结果显示,所设计的电路具有正确的逻辑功能和良好的瞬态特性,验证了本方法的正确性.与以往的ECL触发器电路相比,本方法设计的ECL触发器电路结构有所简化,运用和图方法,使得设计更加简单、直观有效.特别是在较复杂电路设计时,本方法更显优势,电路结构更为简单,所用晶体管数量更少.     

基于触发行为的J、K激励函数的最小化技术

以JK触发器为例,提出了一种基于触发器行为的J、K激励函数的最小化技术.通过其与目前国内教科书中介绍的基于触发器次态函数最小化技术的对比与分析,证明了新的最小化技术是一种更行之有效的求最小化J、K激励函数的方法,对简化时序电路结构具有实用意义.     

基于RTD和HEMT的D触发器设计

共振隧穿二极管(RTD)作为一种新的量子器件和纳米电子器件,具有负内阻、电路功耗低、工作频率高、双稳态和自锁等特性,可突破CMOS工艺尺寸的物理极限,在数字集成电路领域有更为广阔的发展空间.针对RTD的特性,采用3个RTD串联的单双稳态转换逻辑单元(MOBILE)和类SR锁存器,设计了基于RTD和HEMT(高电子迁移率晶体管)的D触发器.较于其他研究的D触发器,该D触发器能有效降低电路的器件数量和复杂度,且能抗S、R信号的延时差异干扰,具有更稳健的输出.     

基于钟控神经MOS管的多值双边沿D触发器设计

通过对钟控神经MOS管特性和冗余抑制技术的研究,提出了一种新型多值双边沿D触发器的设计方案．该方案利用钟控神经MOS管多输入栅加权信号控制、浮栅上的电容耦合效应及具有对浮栅进行初始化并将数据保存在浮栅上等特性,实现D触发器的多值输出．与传统触发器相比较,此多值触发器不但减少时钟冗余信号,降低电路功耗,提高电路效率,而且无需改变电路的结构就可实现不同基的多值D触发器．最后,采用0．25μm CMOS工艺,利用PSPICE模拟验证了所设计的电路具有正确的逻辑功能,并与相同功能多值D触发器比较,多值双边沿D触发器具有明显的低功耗特性．     

基于MCML的高性能三值D型触发器的设计

MCML电路由于具有高速低摆幅、抗干扰能力强、在高频下比传统CMOS电路功耗更低等优点,越来越受到广泛关注.通过分析二值MCML电路的设计方法,引入与参考电压进行比较的思路,设计了一种结构简单的新型高性能三值D型触发器.采用TSMC 180 nm工艺,使用HSPICE进行模拟.结果表明,所设计的触发器不仅具有正确的逻辑功能,工作频率达到10 GHz,平均D-Q延时和PDP也比传统CMOS三值触发器有明显降低,且随着工作频率的上升,PDP不断下降,适合于高速和高工作频率的应用.