基于PC的卫星数字电视广播系统的MPEG-II解码

由于卫星数字电视广播(DVB-S)系统接收数据量大,对实时性稳定性要求高,利用PC机实现DVB-S系统中MPEG-II全软件解码是一个挑战性的课题。该文提出了软解压的系统层多线程安排、缓冲区管理、视频音频同步等方案;同时对视频解码在Windows系统下针对提高运行速度的种种优化方法,如使用SIMD(single instruction multi-da-ta)技术的MMX(microprocessor media extension)、SSE(streaming SIMD extension)优化及对高速缓存的优化进行了比较深入的研究与实践;简单介绍音频解码和使用Di-rectSound8播放音频。该方案已在目前的主流配置PC机上成功接收数10套数字电视节目,并经过长时间测试,播放效果良好流畅,是一种便于推广的实用方案。     

基于PC的卫星数字电视广播系统的MPEG-Ⅱ解码

由于卫星数字电视广播(DVB-S)系统接收数据量大,对实时性稳定性要求高,利用PC机实现DVB-S系统中MPEG-Ⅱ全软件解码是一个挑战性的课题.该文提出了软解压的系统层多线程安排、缓冲区管理、视频音频同步等方案;同时对视频解码在Windows系统下针对提高运行速度的种种优化方法,如使用SIMD(single instruction multi-data)技术的MMX(microprocessor media extension)、SSE(streaming SIMD extension)优化及对高速缓存的优化进行了比较深入的研究与实践;简单介绍音频解码和使用DirectSound8播放音频.该方案已在目前的主流配置PC机上成功接收数10套数字电视节目,并经过长时间测试,播放效果良好流畅,是一种便于推广的实用方案.     

基于DTMB系统的空频发射分集解调

针对工作在时变深衰落,尤其是存在长时延、能量较强回波的信道环境下的接收机性能下降问题,提出一种在地面数字电视广播系统中使用的空频发射分集的解调方法。当使用传统正交逆矩阵进行空频解码时,需要假设正交频分复用(OFDM)系统中相邻子载波的信道频域响应相同,而这在衰落较强的信道环境下将不再成立。该文提出的空频解码方法无需上述假设,理论分析和计算机仿真的结果均证明,该方法能够有效提高系统在频率选择性较强的信道环境下的接收性能。     

并行滤波的时域截断对数字解调器的影响

为了分析并行结构的中频采样的数字解调器中时域截断对解调结果的影响,解释了并行滤波的时域截断产生机制.通过把并行滤波的码元分段处理,找出了分段大小和误比特率之间的关系,得到了由并行宽度和输出宽度表示的误比特率的计算公式,使得可以定量地表达时域截断对解调结果的影响,并用计算机仿真予以验证.应用该公式分析并行宽度为4个码元,输出宽度为2个码元的解调器,并行滤波的时域截断导致的解调损失约为0.6 dB.     

基于现场可编程门阵列的差分四相相移键控调制解调算法设计

以软件无线电技术为基础,针对差分四相相移键控(DQPSK)调制解调系统设计了全新的算法,实现了现场可编程门阵列(FPGA)平台下的DQPSK全数字调制解调,并可通过软件编程进行电路升级.与传统DQPSK调制解调电路相比,不但缩减了印制电路板(PCB)的尺寸,而且可以在不改变电路的情况下升级调制解调算法,从而降低了硬件升级、算法调整的成本.以Intel的Quartus II软件作为验证平台,用Verilog HDL语言实现了各个模块功能的设计,采用ModelSim软件进行功能仿真,验证算法的正确性.系统运行频率达到132 MHz,达到了预期要求.     

基于Matlab的QPSK系统设计仿真

介绍了数字通信中的QPSK调制解调的原理,通过用Matlab编写脚本程序对QPSK通信系统的发射和接收过程的具体实现进行模拟仿真,绘出信号在理想信道和加噪信道中模拟传输时的时域图,并对各模块进行了频谱分析,所得到的结果与理论基本相符,对于理解QPSK系统的性能并在系统的实际应用上作进一步的设计,提供了有效的参考依据。     

近场通信卡超高数据速率解调解码电路的实现

早期近距离无线通信技术(near field communication,NFC)标准规定13.56 MHz无线通信卡的数据速率最高到848 Kbps,在智能手机NFC技术广泛应用的背景下,通信要求达到超高数据速率(very high bit rate,VHBR).近场通信卡(proximi-ty integrated circuit card,PICC)接收电路数据速率提升的难点主要在于移幅键控法/移频键控法(amplitude-shift keying/phase-shift keying,ASK/PSK)接收器的设计,其在实际应用中受码间串扰(inter-symbol interference,ISI)、功耗、电路复杂度等限制.针对以上问题,提出一种完整的低功耗PICC解调解码电路设计,包含高定时精度的全数字定时恢复电路.设计实现采用标准0.18 μm互补金属氧化物半导体(complementary metal oxide semiconductor,CMOS)工艺,实现了147 pJ/bit的能效,可应用于ASK 0.106～3.39 Mbps数据速率通信.     

一种支持多模式调制解调的通用硬件平台设计

物联网继互联网之后,成为信息产业的又一次革命浪潮,其在智能家居、物流、医疗等领域的示范性应用,推动着物联网技术的快速发展,其中适用于物联网的无线通信技术越来越受到重视.为了实现万物互联,适应不同通信技术标准、支持多制式的调制解调平台成为研究热点.本文利用资源共享,将广泛采用的2FSK,BPSK和QPSK的调制解调系统集成到同一通用硬件平台,节约系统资源.该平台支持进一步扩展,实现8PSK、16PSK等其他的调制解调模式,便于实现低成本、高性能的物联网通信平台.     

一种用于数字电视地面广播的编码调制方案

为提高数字电视地面广播(DTTB)系统的传输性能,在传统的串行级联编码结构中,引入Turbo码的思想,同时结合16QAM映射和多载波正交频分复用(OFDM)调制,构造了一种新的并行级联格型码(PCTC)作为内码方案.在接收端采用基于MAX-LOG-MAP准则的"滑动窗"迭代Turbo译码算法,以达到性能和复杂度的折衷并避免了归零处理.在加性高斯白噪声信道下的误码率性能仿真证明:在视觉门限下该方案所需的比特信噪比Eb/No仅为3.4 dB,比参考方案有约1.8dB的增益.在此场强水平下,该系统可提供净信息速率约为12.5Mb/s的可靠视频广播.     

Viterbi译码器的FPGA实现技术研究

提出了一种实现高速并行Viterbi译码器的结构，并且将SMDO法^[1]用于幸存路径存储和输出模块部分．本设计已基于FPGA得以实现，获得了译码速度快、延时小的效果．     

Viterbi译码器的FPGA设计实现与优化

在分析Viterbi译码算法基础上，采用一种新的流水结构设计Viterbi译码器的ACS模块．合理安排幸存路径的读写，采用单指针回溯算法译码输出，最终在Xilinx ISE上完成了约束长度为9的Viterbi译码器的FPGA设计．仿真实验结果表明，设计的译码器在资源消耗上有较大优势．     

高速Viterbi译码器的FPGA实现

为实现无线局域网技术中的高速Viterbi译码要求,本文提出了一种基于FPGA实现的Viterbi译码器的并行结构,并从路径度量管理着手,合理组织了存储器的结构,理论研究和实验结果均表明,此种结构具有译码速度快,结构简单,易于实现的优点.     

TD-SCDMA系统中维特比译码器的硬件实现

TD-SCDMA系统中采用约束长度为9的卷积编码作为信道编码方案之一，维特比译码器是一种人们广泛采用的卷积编码的解码器；通过分析卷积编码及维特比译码的过程，介绍了一种适合TD—SCDMA系统中软判决维特比译码器实现的硬件结构，此结构也适用于WCDMA等无线通信系统的维特比译码器的设计。     

TD-SCDMA系统中维特比译码器的硬件实现

TDSCDMA系统中采用约束长度为9的卷积编码作为信道编码方案之一，维特比译码器是一种人们广泛采用的卷积编码的解码器；通过分析卷积编码及维特比译码的过程，介绍了一种适合TDSCDMA系统中软判决维特比译码器实现的硬件结构，此结构也适用于WCDMA等无线通信系统的维特比译码器的设计。     

维特比译码器中幸存路径存储器的一种新的实现方法

在维特比译码器中，幸存路径存储器管理的软件、硬件实现都是重要的问题．实现的方法不同，对于电路的影响也不同．在此提出了一种幸存路径存储器的新实现方法，与传统的回溯法和寄存器法相比，该方法具有存储器用量少、译码延迟小的特点．     

基于PLD的任意地址范围译码器设计方法

通过对微机应用系统中地址译码器设计方法的探讨 ,指出了传统 MSI器件的局限性 .提出一种用可编程逻辑器件 PLD设计任意地址范围译码器的简便方法 .该方法给出了利用地址区间边界值直接写出地址译码逻辑关系式的 3个设计规则以及为进一步简化设计过程的 2个补充设计规则 .此设计方法对于用 FM软件进行 PLD器件开发非常方便实用     

低功耗高集成度MP3解码器IP核设计

针对MP3解码器IP核低功耗和高集成度的要求,对MP3的解码算法和硬件结构进行优化,并设计定制处理单元高效率地执行解码运算,同时引入门控时钟实现MP3解码器的分时工作,从而以极低的硬件代价和功耗完成了MP3解码器IP核设计。该IP核采用16.384 MHz系统工作时钟,共耗用33 088个逻辑门和33 004字节存储单元,以0.18μm 1P4M CMOS工艺成功流片。芯片测试结果表明,该IP核具有正确的MP3解码功能,音质良好,最大解码功耗不超过9 mW,逻辑电路所占硅片面积仅为0.37 mm2。     

基于NDIS的IPV6 over DVB-S 接收网关设计与实现

NDIS是Windows操作系统的网络接口规范。IPoverDVB是在DVB网络上传输IP数据的关键技术。文中阐述了基于WindowsNDIS结构的IPv6overDVB-S接收网关的设计和实现方法。该接收网关支持ULE与MPE封装方式,支持IPv6和IPv4协议,并已在远程教育实践中得到应用。     

基于DVB-S2标准低密度奇偶校验码译码器设计

为解决DVB-S2标准下码长较长,译码器资源消耗较高,但速率要求较高的问题,研究了DVB-S2标准LDPC (Low Density Parity Check Code)码译码器的硬件结构.利用校验矩阵周期特性,以16 200 bit码长和0.6码率为例,设计了基于共享内存和后验概率累加储存的译码器结构.实验表明,该设...