一种8位32MS/s的流水线型模数转换器设计

基于电子不停车收费系统(ETC)接收机的要求,在TSMC018μm工艺下设计并实现一种8bit 32 MS/s流水线型模数转换器。通过详细理论分析确定设计参数和电路模型,通过运放共享以及带有增益自举的套筒式运算放大器和开关电容共模反馈电路降低电路的静态功耗,通过动态比较器以及静态锁存结构降低电路的动态功耗,使得功耗降低为原来的一半。测试结果显示ADC输入摆幅-0.4~0.4V下,功耗5.017mA,非使能状态下功耗0.567μA,信噪比(SNR)49.21dB,有效位(ENOB)7.77bit,无杂散噪声(SFDR)65.41dB,面积580μm×450μm。     

一种采用4bit MDAC的12bit流水线模数转换器

采用GF 0.18μm标准CMOS工艺,设计并实现了一种12 bit 20 MS/s流水线模数转换器(ADC)。整体架构采用第一级4 bit与1.5 bit/级的相结合的方法。采用改进的增益数模单元(MDAC)结构和带驱动能力的栅自举开关来提高MDAC的线性度和精度。为了降低子ADC的功耗,采用开关电容式比较器。仿真结果表明,优化的带驱动的栅自举开关可减小采样保持电路(SHA)的负载压力,有效降低开关导通电阻,降低电路的非线性。测试结果表明:在20 MS/s的采样率下,输入信号为1.234 1 MHz时,该ADC的微分非线性(DNL)为+0.55LSB/-0.67LSB,积分非线性(INL)为+0.87LSB/-0.077LSB,信噪比(SNR)为73.21 dB,无杂散动态范围(SFDR)为69.72 dB,有效位数(ENOB)为11.01位。芯片面积为6.872 mm2,在3.3 V供电的情况下,功耗为115 mW。     

用于12bit250MS/s流水线ADC的运算放大器设计

设计了一种应用于12 bit 250 MS/s采样频率的流水线模数转换器(ADC)的运算放大器电路.该电路采用全差分两级结构以达到足够的增益和信号摆幅;采用一种改进的频率米勒补偿方法实现次极点的“外推”,减小了第二级支路所需的电流,并达到了更大的单位增益带宽.该电路运用于一种12 bit 250 MS/s流水线ADC的各级余量增益放大器(MDAC),并采用0.18 μm 1P5M 1.8 V CMOS工艺实现.测试结果表明,该ADC电路在全速采样条件下对于20 MHz的输入信号得到的信噪比(SNR)为69.92 dB,无杂散动态范围(SFDR)为81.17 dB,整个ADC电路的功耗为320 mW.     

12 bit 200 MS/s时间交织流水线A/D转换器的设计

介绍了一款应用于无线收发系统的12 bit 200 MS/s的A/D转换器(ADC).流水线型模数转换器是从中频采样到高频采样并且具有高精度的典型结构,多个流水线型模数转换器利用时间交织技术合并成一个模数转换器的构想则是复杂结构和能量利用率之间的折中选择.采用了时间交织、流水线和运算放大器共享等技术,既提高了速度和精度,也节省了功耗.同时为了减小时序失配对时间交织流水线ADC性能的影响,提出了一种对时序扭曲不敏感的采样保持电路.采用SMIC 0.13 μm CMOS工艺进行了电路设计,核心电路面积为1.6 mm×1.3 mm.测试结果表明,在采样速率为200 MS/s、模拟输入信号频率为1 MHz时,无杂散动态范围(SFDR)可以达到67.8 dB,信噪失真比(SNDR)为55.7 dB,ADC的品质因子(FoM)为1.07 pJ/conv.,而功耗为107 mW.     

用于硅像素探测器读出系统的流水线ADC设计

设计了一款用于硅像素探测器读出系统的13 bit、20 MS/s流水线ADC芯片.该芯片的核心模块主要包括乘法数模单元(MDAC)、全差分跨导运算放大器(OTA)、动态锁存器、双相非交叠时钟产生电路等,并采用130 nm CMOS商业标准工艺完成了电路设计与仿真.后仿真结果表明,该ADC性能指标满足项目需求:工作电压为...     

逐次逼近型模数转换器的仿真模型

首先分析了构建ADC模型的2个关键环节:如何用数字量函数替代实际的模拟量输入,以及如何构建仿真模型内核。利用线性插值算法实现了环节一,并以逐次逼近型ADC为例,构建了模型的仿真内核。为了更加清晰地表述这种ADC模型的作用,以"有采样保持器"和"无采样保持器"为例,通过实际的ADC模型算例分析了无采样保持器对ADC转换结果的影响,客观表现出这种模型的开放性和广泛适用性。     

一种具有失配校准技术的轨到轨输入逐次逼近型模数转换器设计

传统的逐次逼近型模数转换器很难对输入等于电源电压的模拟信号进行正确的模数转换,本文提出了一种新型的逐次逼近型模数转换器,能够对输入幅度等于电源电压的输入信号进行正确的转换,并且具有用于缩短采样时间的采样保持放大器电路,同时针对比较器失调和电容阵列失配提出了校准技术,进一步提高了转换精度。测量结果显示该模数转换器的最大信噪谐波失真比可以达到72dB,有效输入信号带宽为1.25MHz,消耗功耗为1mW,相应的FOM指数为123fJ。     

一款12位5 kS/s逐次逼近型模数转换器的设计

提出了一种模拟域的前台校准技术,据此设计了一款12位精度的模数转换器(ADC)。芯片采用全定制叉指电容来实现电容阵列,并在TSMC 65nm工艺下进行了流片验证。芯片的内核面积仅为0.2 mm2,测试数据显示,在5kHz转换速率时信噪失真比(SNDR)为62dB,无杂散动态范围(SFDR)为76dB,在1.2V电源电压下功耗仅为112nW。     

适用于两级流水线逐次逼近型模数转换器的LMS校准算法（英文）

提出了适用于两级流水线逐次逼近型模数转换器的一种基于最小均方(LMS)算法的数字域校准方法。在对该模数转换器结构中误差来源详尽分析之后,提出的校准算法将各种误差来源视为一些未知的参数,通过注入扰动信号来估计这些未知参数。所提出的校准算法通过一个14位两级流水线逐次逼近型模数转换器的MATLAB的行为级建模得到验证。在满摆幅2.4Vpp、输入信号2Vpp的情况下,蒙特卡洛仿真结果表明校准之后的SNDR值为83.84dB。     

一种流水线型ADC的时序改进技术研究

对一种流水线型模数转换器(ADC)的时序电路进行了改进研究。改进时序延长了余量增益单元MDAC部分加减保持相位的时长,可以在不增加功耗与面积的情况下,将一种10位流水线型ADC在20 MS/s采样率下的有效位(ENOB)从9.3位提高到9.8位,量化精度提高了5%;将该ADC有效位不低于9.3位的最高采样率从21 MS/s提高到29 MS/s,转换速度提高了35%。ADC的采样频率越高,改进时序带来的效果越显著。该项技术特别适用于高速高精度流水线型ADC,也为其他结构ADC的高速高精度设计提供思路。     

一种12位低功耗电阻串架构DAC

利用分段式电阻串结构,基于CMOS工艺设计了一款12位3.4 MHz低功耗数模转换器(DAC)芯片。结合建立速度和静态性能的设计指标,确定“5+7”式分段结构,在保证建立速度的条件下考虑到电阻的失配性,实现良好的微分非线性(DNL)和积分非线性(INL)特性。后仿真结果表明,在3.4 MHz速度下,常温下DNL为0.14 LSB,INL为1 LSB,在-40～125℃下,DNL为0.6 LSB,INL为2 LSB,并且表现出-84 dB的总谐波失真(THD),以及在3 V电压下378μW的极低功耗,版图面积缩小到1.09 mm×0.91 mm。