一种性能优良的新型单音解码器

给出一种新型的单音解码器，它由单片机外部硬件及内部程序组成的锁相环单音同步电路在交相干解码器两部分组成，其解码频率可由程序任意设置，解码灵敏度高，速度快，Ｓ／Ｎ为１２ｄＢ时解码时间小于１８ｍｓ，工作稳定可靠，已用于多种通信设备中。     

一种新的彩色电视接收机解码器

文中给出的解码器,具有相位稳定和不存在捕捉时间等优点,并给出测试结果。     

一种H.264／AVC解码器关键技术的设计

本文提出了H.264/AVC解码器的系统结构及其核心单元总体结构的设计研究方案.重点包括系统的流水线设计、双总线设计以及IDCT变换、帧内预测、帧间运动补偿等关键模块的设计与大规模逻辑实现.硬件解码部分在200 MHz 系统时钟时可以实时解码H.264 High 4:4:4 profile 4.0 level码流.     

短波FH／MFSK编码系统中部分频带单音阻塞的性能

研究了带反馈链路的选择式频率分集的短波信道ＦＨ／ＭＦＳＫ编码系统，在具有加性白高斯噪声的瑞利衰落信道中，存在部分频带单音阻塞时的性能，并给出了采用ＲＳ码，双－ｋ码，重发码时，无编码与有编码系统的码符差错率与比特能量噪声比的关系曲线。     

一种改进的混合差分混沌键控及性能分析

将基于回归映射的非相干解调的混沌键控(CSK)与现有的差分混沌键控(DCSK)相结合，提出一种改进的基于回归映射的H-DCSK通信方案．理论分析和仿真结果表明，在占用带宽相同的条件下，H-DCSK比现有DCSK提高1倍码元速率，误码率性能比非相干解调CSK有很大提高，且具有在保密通信领域应用的可能．     

一种基于维特比解码的超高频RFID读写器解码器设计

车辆管理和生产管理等应用对超高频射频识别(UHF RFID)读写器的灵敏度有很高的要求.读写器数字基带解码器作为接收链路的关键环节,其误码率(BER)性能直接影响读写器的接收灵敏度.维特比解码是一种广泛应用于卷积码的解码算法,利用卷积码中码元间的相互联系实现纠错解码.本文首次将维特比解码移植应用于UHF RFID系统中的FM0编码的解码算法中.该解码器利用FM0编码的记忆性,结合维特比解码的纠错能力来降低误码率.仿真结果表明,该解码器在信噪比(SNR)为7.3dB的条件下,可以将误码率降至10-5.相对于最优接收机结构,该解码算法有2.5dB的信噪比优势.     

一种HEVC全系统低冗余CABAC解码器

为解决最新一代视频压缩标准HEVC(High Efficiency Video Coding)中熵解码部分存在的语法元素串行依赖性问题,本文提出一种低时钟数冗余的CABAC(Context-BasedAdaptive Arithmetic Coding)硬件解码器实现方案.核心采用动态码表预处理方式和并行处理电路设计,提高了时钟利用效率,满足HEVC Level4.1 Main Tier的全部要求,可以以40 MHz的时钟完成1080HD@60fps的视频实时解码.     

一种高效多标准视频解码器架构研究与设计

针对目前视频解码器实现方案存在的灵活度低、开发周期长、不能适应快速变化的算法升级等问题,提出一种面向多种视频编解码标准的通用视频解码器架构设计方案.采用软硬件协同设计方法,基于可编程同构多核处理器+协处理器的硬件架构,同构多核处理器采用指令级和任务级并行加速,协处理器采用硬件定制单元实现矢量加速,同时利用分布式片上便笺式存储器(Scratchpad Memory,SPM)代替数据Cache实现高效的数据存储系统,以应用广泛的H.264视频标准为验证实例.实验结果表明,基于本文所提架构实现的H.264视频解码器高效可行,平均并行加速比为9.12,相比于传统多核并行解码算法提高了1.31倍.     

一种对抗强单音干扰的短波OFDM信道均衡机制

短波信道使用的频率范围较窄,频谱资源十分紧张,会出现大量的强单音干扰。因此针对存在强单音干扰的短波信道,提出了一种高效、简洁的信道均衡机制,该机制通过干扰抑制、信道估计、维纳插值等算法的有机结合,首先对接收到的信息序列硬判决,基于干扰门限对大幅度干扰进行抑制;其次,根据最小平方准则估计出导频子载波处信道传输函数;最后使用二维维纳插值工具,利用导频符号之间的相关性,计算出数据子载波处信道传输函数。并以强单音干扰下短波正交频分复用(OFDM)系统为例,对所提出的机制进行了仿真验证,结果表明,与其它均衡机制比较,所提出机制降低了接收端符号误码率,有效地提高了通信可靠性。     

一种适用于DVB系统的低复杂度Reed-Solomon解码器

提出了一种适用于DVB(Digital Video Broadcasting)系统的低复杂度Reed-Solomon解码器结构.在解码器的设计中充分利用了DVB系统提供的高倍率时钟,提高了核心算法模块的计算速度,优化了解码器的流水线结构,有效减小了芯片面积.解码器用SMIC 0.25μm工艺综合后规模为31 000门.     

一种使用基于∑Δ分频的频率合成器的GMSK调制器

从调制器的基本结构出发 ,讨论了采用间接调制方法来产生 GMSK信号的原理 ,分析了这种新型调制器的性能 ,给出相应的设计方法 ,并给出相应的仿真结果。     

“复声调”与“曲折调”新探

凡是用声调作为手段来表示“词汇意义和词的语法意义”的语言，被称为“声调语言”：凡是不用声调作为手段来表示“词汇意叉和词的语法意叉”的语言，被称为“非声调语言”。中国境内有藏语、彝语、壮语、傣语、苗语、瑶语等几十种语言都属声调语言之列。到目前为止，学者们对这些语言声调的起源、构成、发展、变化做过十分精辟的研究，但是也留下一些问题有待讨论。比如．声调语言的辅音有“单辅音、复辅音”之分，元音有“单元音、复元音”之分，其声调是不是也有“单声调、复声调”之分呢？这样的问题一直还没有人论证过。通过审听、实验和综舍分析有关语料，所得出的答案是肯定的。     

一种应用于FPGA时钟管理单元的锁相环设计

设计了一种应用于FPGA时钟管理的可变带宽锁相环.该锁相环采用开关电容滤波器实现可变电阻滤波功能,用反比N电流镜(N为反馈分频系数)来为电荷泵提供偏置,使电荷泵电流与偏置电路电流成1/N的比例关系.本文还提出了用虚拟开关减少了开关两端电压的非理想电荷效应,并设计了一种5级延时单元组成的环形压控振荡器,显著提升了输出频率范围.该锁相环实现了环路带宽与输入频率比值固定,从而使环路带宽能够自动跟随输入频率在较宽范围内变化,保证了其稳定性.本文采用CMOS 65nm数字工艺流片,电源电压为1.2V,作为时钟管理单元IP核嵌入于复旦大学自主研发的FDP5FPGA芯片中.测试表明,本文设计的PLL环路带宽在0.7MHz到13.4MHz能够跟随输入频率在18~252MHz范围内变化,输入频率与环路带宽比值近似为20,产生762MHz~1.7GHz的宽范围输出时钟,阻尼因子均方差不超过8%.     

一种高性能双锁相环的设计

锁相频率合成是间接频率合成的一种,它是一个基于相位比较的负反馈控制系统。但是,由于传统锁相环中只有1个VCO,而普通的VCO不具有跨倍频程的变频范围,这使得只有一个VCO的PLL输出频率范围受到限制。本文给出了一种高性能双锁相环系统的设计。可输出宽频段、低相噪的本振信号。结果表明,这个电路不仅满足了指标要求,还符合批量生产的要求。为其他人进一步研究类似锁相环提供了不错的经验和参考。     

采用新型单片编解码IC的双向传输控制电路

本文设计一种以新型单片编解码集成电路ＵＭ３７５８—１０８Ａ／ＡＭ为核心组成的双向传输控制电路，该电路具有广泛的应用前景．     

手机RFID读写器的基带新解码器

设计了一个超高频射频识别读写器的基带接收机, 该芯片既支持UHF 频段的ISO 18000-6B 标准, 也能支持ISO18000-6C 标准。该数字基带接收机主要包括抽取滤波、去直流、相位恢复等基本单元, 在解码部分体现了一种新的数字基带解码器。该解码器在过零检测解码方法的基础上进行了“零点”的修复, 从而可以更加有效地实现解码。和相关器解调解码相比, 这种方法所需硬件更少, 解码的实时性更强。不包括测试管脚, 该数字芯片在0. 18μm CMOS 工艺下的总面积为730 μm×3375 μm, 其中解码部分占总面积的1 %;整个数字芯片的功耗为32. 89 mW,解码部分的功耗为0. 23 mW。     

三值光学计算机自动解码器

解码器是三值光学计算机(ternary optical computer, TOC)中负责将运算器输出的结果从三值光信号变换成对应的电信号的部件. 根据现有三值光学计算机的实际状况, 实现了一款自动千位三值光学计算机解码器系统.该系统由4 个数码摄像头和嵌入式系统组成: 利用摄像头采集三值光学处理器输出的运算结果的图像, 由嵌入式系统处理这些图像以获得运算结果的数值. 嵌入式系统中的软件包括拍照控制、数值生成和输出控制三个主要部分.创建的地址定位技术可解决运算器输出图像与摄像头拍摄图像在像素数量上差别过大的问题. 提出并实现的降蓝技术可解决蓝光对液晶暗状态的严重干扰问题. 建立的自检机制可提高解码结果的准确性和可靠性.     

一种新的信源信道联合迭代解码

提出了一种新的联合迭代解变长码(VLC)和低密度校验码(LDPC)的解码器.该系统主要由两个软输入和软输出(SISO)的模块组成,能利用VLC码字结构和马尔可夫信源之间的相关性来纠正误码.由于联合解码算法降低了误码率,使得LDPC的迭代次数大大减少,补偿了联合解码过程中所需要的联合信源信道变长码解码器(JVLD)的计算时间.仿真结果表明,联合迭代解码算法明显优于传统的分离解码器.     

LDPC码高速译码器的设计与实现

通过对LDPC码(低密度奇偶校验码)的迭代译码算法的分析,提出了一种同时能够对两个码字进行译码,使得译码器中的变量节点和校验节点交替被两个码字使用的译码器结构。该结构不仅适用于全并行结构的LDPC码译码器,也适用于目前广泛采用的半并行结构译码器。以此结构为基础,实现了一个长度为1008bit,改进半并行结构的LDPC码译码器。此结构能够充分利用现有半并行结构译码器的逻辑资源,将译码器数据吞吐率提高近一倍。测试结果表明,本文实现的译码器的有效信息速率达到45Mbps。     

可用于HDTV解码器的基于ROM查找表的IDCT电路大规模集成电路实现

介绍了采用基于ROM查找表的全数字反离散余弦变换(IDCT)电路的算法原理及其并行架构的大规模集成电路实现.首先将二维IDCT转换为两个一维IDCT变换,根据蝶形算法进一步转换为矩阵的乘加运算.通过将连续输入的一个块的奇列或偶列的4个数据进行数据位重排,即将4个数据中相同的位组合在一起,则可用一个ROM查找表实现不同位的乘加运算.避免了硬件上的乘法器开销,具有很高的实现效率并节省硬件资源面积,因此可用于HDTV的实时解码器中,有助于降低电路的功耗.该电路已用于已开发的MPEG-2 MP@HL高清解码芯片,采用0.18μmCMOS工艺成功进行了流片.