基于DDS+PLL频率合成源的设计

简述了用DDS—AD9854和PLL—PE3236所设计的频率合成源的实现方案，重点对硬件设计中的注意事项进行了详细说明，并且对系统的相位噪声和杂散性能做了简要分析。最后给出了系统测试结果。     

基于DDS+PLL频率合成器的设计

对比直接数字频率合成技术(DDS)和锁相环频率合成技术(PLL)的优缺点,提出一种DDS与PLL相结合的频率合成器方案。本文给出了以AD9852和ADF4106实现频率合成器的实例,并对该频率合成器的硬件电路进行了简要说明。     

DDS/PLL在频率合成中的应用

介绍了直接数字频率合成(DDS)技术和模拟锁相(PLL)技术相结合的应用,它是频率合成中一种新的应用,具有体积小、频率稳定可靠、相位噪声低、转换时间快等优良性能。对丰富的杂散进行抑制后,DDS信号在实际应用中可达到理想的效果。     

锁相频率合成中的相位噪声及其优化

本文讨论了锁相频率合成的基本原理对锁相额率台威器中的相位噪声进行了分析并提出了对相位噪声进行优化的措施。     

S波段微电子化锁相频率合成源

本文介绍了锁相频率合成源的工作原理及模块设计思想，描述了模块的微电子化关键技术。文章最后给出合成源的主要技术指标及相应的测试数据和测试曲线。     

C波段频率源设计及性能分析

采用锁相环技术设计了一种稳定、低噪声的C波段频率源。建立了锁相环的相位噪声模型并分析影响相位噪声的因素,进行了锁相环低通滤波器的设计。利用软件对环路的稳定性和相位噪声进行仿真,相位裕度在45°以上,环路工作稳定,且具有较好的相位噪声特性     

几种形式的微波频率源

微波频率源是各类通信与电子系统中的关键部件,其主要技术指标对系统性能具有重要影响,本文从实际应用出发,介绍了几种常见微波频率源的形式,分析了其基本原理和实现方法,并对性能指标进行了比较。最后,本文对DDS技术以及DDS与数字锁相技术的结合作了技术分析。     

一种高性能的DDS+PLL微波频率合成器设计

文章在简述直接数字频率合成及销相环路工作原理的基础上,介绍了一种将DDS与锁相环路结合使用获得高性能频率合成器的方法,并给出了实验测试结果。     

S波段微电子化锁相频率合成源

本文介绍了锁相频率合成源的工作原理及模块设计思想,描述了模块的微电子化关键技术。文章最后给出合成源的主要技术指标及相应的测试数据和测试曲线。     

微波数字频率合成技术的研究

本文介绍了用于Ｓ波段遥测接收机本振的微波数字频率合成器的研究、设计情况。众所周知，一个锁相式频率合成器的频率分辨率、相位噪声、杂波抑制、捕捉时间等各项指标是相互矛盾的。本文采用两个锁相环路级联的方案解决这一矛盾。     

基于谐波混频的微波低相噪锁相设计

该设计通过谐波混频的方式实现常规分频式锁相环所难以实现的低相噪指标。在理论分析的基础之上,提出微波低相噪锁相环设计方案,制定实际电路结构,通过对电路的调试达到在5.5GHz频点输出-111.30dBc/Hz@10kHz的相噪指标和-67.33dBc的杂散指标。验证了通过谐波混频的方式实现微波低相噪锁相的可行性。     

A voltage-controlled oscillator with an ultra-low supply voltage and its application to a fractional-N phase-locked loop

With feature size scaling, the supply voltage of digital circuits is becoming lower and lower. As a result, the supply voltage of analogue and RF circuits must also be reduced for system on chip (SoC) realisation. This article proposes an ultra-low-supply voltage-controlled oscillator (ULSVCO) and designs a sigma–delta fractional-N frequency synthesiser which adopts such ULSVCO. A mathematical phase-noise model is built here to describe the noise performance of the low-supply voltage-controlled oscillator (VCO). The substrate of the cross-coupled NMOSFETs in the proposed ULSVCO is not grounded but connected to the supply to further reduce the supply voltage. Implemented in 0.18 μm CMOS technology, the proposed ULSVCO can be operated at a supply voltage as low as 0.41 V, the central frequency is set to 1.55 GHz, the phase noise is ?116 dBc/Hz@1.0 MHz. The minimum supply voltage is decreased by about 11% after our idea is adopted and the power consumption of the ULSVCO is only 1.04 mW. With the proposed ULSVCO, we design a sigma–delta-modulator (SDM) fractional-N phase-locked loop frequency synthesiser, which has a 1.43–1.75 GHz frequency tuning range. When the loop bandwidth is set to 100 KHz, the phase noise of our PLL is ?110 dBc/Hz@1.0 MHz.     

应用锁相环技术判别混沌相变的方法

针对经典的李氏指数法(Lyapunov Exponential Method)等混沌相变判别方法复杂度高的问题,提出了一种应用锁相环技术判别混沌相变的新方法.首先,理论推导了混沌系统的解析特性,分析了系统在不同相态下含有的频率成分;然后,构建了针对混沌系统的数字锁相环模型,研究锁相环下混沌态和大周期态呈现的频率特性;最后,提出了一种基于锁相环技术的混沌相变判别新方法.仿真实验显示,相比于李氏指数法,所提方法判别速度快一个数量级,检测差错率为0时,性能提高近2 dB.新方法应用锁相环技术,简便易行,判别速度快,为混沌相变判别的工程应用提供了新的手段.     

一种基于环形振荡器的双环路锁相环

A dual-loop phase-locked loop（PLL）for wideband operation is proposed.The dual-loop architecture combines a coarse-tuning loop with a fine-tuning one,enabling a wide tuning range and low voltage-controlled oscillator（VCO）gain without poisoning phase noise and reference spur suppression performance.An analysis of the phase noise and reference spur of the dual-loop PLL is emphasized.A novel multiple-pass ring VCO is designed for the dual-loop application.It utilizes both voltage-control and current-control simultaneously in the delay cell. The PLL is fabricated in Jazz 0.18-μm RF CMOS technology.The measured tuning range is from 4.2 to 5.9 GHz.It achieves a low phase noise of–99 dBc/Hz@1 MHz offset from a 5.5 GHz carrier.     

A multiple-pass ring oscillator based dual-loop phase-locked loop

A dual-loop phase-locked loop (PLL) for wideband operation is proposed. The dual-loop architecture combines a coarse-tuning loop with a fine-tuning one, enabling a wide tuning range and low voltage-controlled oscillator (VCO) gain without poisoning phase noise and reference spur suppression performance. An analysis of the phase noise and reference spur of the dual-loop PLL is emphasized. A novel multiple-pass ring VCO is designed for the dual-loop application. It utilizes both voltage-control and current-control simultaneously in the delay cell. The PLL is fabricated in Jazz 0.18-μm RF CMOS technology. The measured tuning range is from 4.2 to 5.9 GHz. It achieves a low phase noise of-99 dBc/Hz @ 1 MHz offset from a 5.5 GHz carrier.     

2-GHz CMOS锁相环时钟发生器研究与设计

采用包含预充电通路,自适应偏置的压控振荡器,设计了一种2-GHz锁相环时钟发生器,并用0.18μm混合信号CMOS工艺实现.分析了环路参数对锁相环输出噪声影响,并对环路参数进行优化.1.8V电源电压下2GHz时钟的rms抖动,peak-peak抖动的测试结果分别为7.27ps,37.5ps,功耗为42mW.     

基于ADF4106的锁相环设计

信号源作为一种通用测试仪器,是研制、检测与维护众多电子产品的必备工具,而频率合成是信号源的核心组成部分,对信号源整机的功能和指标起着决定性作用,锁相环频率合成可以产生高质量的频率,本设计利用锁相环基本原理,设计出了高性能的频率合成电路.本文详细介绍了某信号源二本振频率3.6GHz的锁相环设计,给出了系统原理图以及关键电...     

基于MATLAB的锁相环频率合成器教学实践

通信系统性能好坏很大程度上取决于有没有一个良好的同步系统。在“通信原理”课程中提到了基于锁相环的同步系统,但是对这部分内容介绍简单,没有系统的推导以及结论。基于Matlab的锁相环系统,能够得到不同参数下的锁相环的环路滤波器幅频响应和闭环响应,在Simulink工具箱中,设计一个基于锁相环的频率合成器,让学生掌握锁相环相位锁定的原理以及同步系统,为通信原理课程学习提供了支持。     

Short locking time and low jitter phase-locked loop based on slope charge pump control

A novel structure of a phase-locked loop(PLL) characterized by a short locking time and low jitter is presented,which is realized by generating a linear slope charge pump current dependent on monitoring the output of the phase frequency detector(PFD) to implement adaptive bandwidth control.This improved PLL is created by utilizing a fast start-up circuit and a slope current control on a conventional charge pump PLL.First,the fast start-up circuit is enabled to achieve fast pre-charging to the loop filter...