基于循环移位矩阵的LDPC码构造方法研究

论文提出了一种将矩阵分块并以单位阵的循环移位阵为基本单元构造LDPC码的校验矩阵的方法,降低了LDPC码在和积算法下的译码复杂度。同时,基于这种循环移位矩阵构造的类下三角结构可以减小编码复杂度。仿真和分析结果表明,这种LDPC码相对于随机构造的LDPC码在环长分布、最小汉明距离以及误码率性能方面也具有优越性。     

800Mbps准循环LDPC码译码器的FPGA实现

本文提出了一种适用于准循环低密度校验码的低复杂度的高并行度译码器架构。通常准循环低密度校验码不适于设计有效的高并行度高吞吐量译码器。我们通过利用准循环低密度校验码的奇偶校验矩阵的结构特点,将其转化为块准循环结构,从而能够并行化处理译码算法的行与列操作。使用这个架构,我们在Xilinx Virtex-5 LX330 FPGA上实现了(8176,7154)有限几何LDPC码的译码器,在15次迭代的条件下其译码吞吐量达到800Mbps。      

800Mbps准循环LDPC码编码器的FPGA实现

本文提出了一种准循环低密度奇偶校验码的低复杂度高速编码器结构.通过利用循环矩阵的结构特性,增加少量的硬件开销就可以提高编码器的并行度,得到一种基于并行SRAA结构的编码算法,提高了编码器的吞吐量.这种编码方法的主要优点是复杂度较低,且编码延时小.在Xilinx Virtex 4 FPGA上实现了(8176,7154)有限几何LDPC码的编码器,吞吐量达到800Mbps.     

低复杂度的LDPC码联合编译码构造方法研究

LDPC码因为其具有接近香农限的译码性能和适合高速译码的并行结构,已经成为纠错编码领域的研究热点。LDPC码校验矩阵的构造是基于稀疏的随机图,所以该类码字编码和译码的硬件实现比较复杂。以单位阵的循环移位阵为基本单元,构造LDPC码的校验矩阵,降低了LDPC码在和积算法下的译码复杂度。同时考虑到LDPC码的编码复杂度,给出了一种可以简化编码的结构。针对该方案构造的LDPC码,提出了消除其二分图上的短圈的方法。通过大量的仿真和计算分析,本文比较了这种LDPC码和随机构造的LDPC码在误码率性能,圈长分布以及最小码间距估计上的差异。     

一类准循环LDPC码的快速编码方法

简述了LDPC码的研究现状及编码方法.在此基础上分析了目前常用的编码实现方式,并针对一类准循环LDPC码的特点,提出一种更简洁的快速编码算法及设计实现思路.     

基于PEG算法的准循环LDPC码构造方法研究

PEG算法,即逐步边增长算法,是一种基于Tanner图构造LDPC码的方法,研究表明该方法构造的LDPC码具有优 异的纠错性能.在PEG算法的基础上,本文提出了一种准循环LDPC码的构造方法.仿真结果表明,所提出的方法构造的LDPC码与用原始PEG算法构造的随机LDPC码具有几乎相同的优异性能,而且由于准循环特性,用本文提出的方法编译码更简单,可以通过反馈移位寄存器来实现.此外,码率更易于调整.     

基于循环群的准循环LDPC码构造

随机LDPC码的编码相当复杂,相对随机LDPC码而言准循环LDPC码具有编码复杂度低的特点,它可以用移位寄存器来实现线性复杂度的编码器.LDPC码通常采用Tanner图上的和积算法进行迭代译码.对于无圈的Tanner图,即girth为无穷大的Tanner图,和积译码是一种最优译码算法.本文提出了一种基于行列约束的LDPC码代数构造方法,这种构造方法可以构造出一类二元的准循环LDPC码,它的girth不小于6.仿真结果表明,构造出来的LDPC码在AWGN信道下采用和积迭代译码就误块率与误码率等方面的性能可与标准码相当.     

准循环LDPC码最小汉明距离的计算与校验矩阵的改善

基于线性代数的基本原理和线性分组码的结构特点,提出了能准确计算QC LDPC码最小汉明距离的方法,并对计算复杂度进行估计;然后针对QC LDPC码的结构特点,对其校验矩阵进行改善,以增大码字的最小汉明距离,从而得到更好的译码性能.其中,计算最小汉明距离的方法同样适用干普通的线性分组码.     

准循环LDPC码的部分并行译码算法

IEEE802.16e标准定义的准循环低密度奇偶校验(LDPC)码是一种线性分组码。针对LDPC码校验矩阵的稀疏准循环特性,对基于部分并行结构的归一化最小和(NMS)译码算法进行了研究,给出了译码信息量化和信息交换的方法。通过数值仿真验证了译码算法在高斯信道中的译码性能,并利用现场可编程门阵列(FPGA)对该译码算法进行了实现。     

CMMB系统中LDPC码的 准循环译码结构研究

本文介绍了中国移动多媒体广播(CMMB)系统中低密度奇偶校验(LDPC)码校验矩阵的结构特征,并对其进行了准循环化.通过对其译码算法——归一化最小和算法的定点仿真,综合考虑性能和硬件实现的资源消耗,确定量化比特数为6.最后在FPGA芯片上实现了CMMB-LDPC码的部分并行结构译码,译码速度满足CMMB系统要求.     

一种基于QCE-PEG的LDPC码构造方法

为提高LDPC码的实用性,该文提出了一种QCE-PEG校验矩阵构造方法,给出了实现具体步骤和设计实例。该算法将构造过程分解,结合准循环扩展技术和渐进边增长构造方法的优点,既能满足度分布对的需要,又保证了平均围长尽可能大的要求,提高了LDPC编码的速度和性能。仿真结果表明：用该方法设计的中短长度非正则LDPC码,其性能优于渐进边增长方法构造的PEG码,且设计简单,编码快速,便于工程实现,具有良好的应用前景。     

低秩循环矩阵的构造方法及其关联的多元LDPC码

在图像处理中,低秩矩阵的冗余信息可用于图像恢复和图像特征提取,而在迭代译码中,校验矩阵的冗余行可以加快译码收敛速度。该文研究一类易于硬件实现的低秩循环矩阵。首先将循环矩阵转换为位置集合,并基于同构理论简化了位置集合的搜索空间,从而基于比特移位方法提出了循环矩阵的构造方法。考虑非零域元素的列赋值与矩阵秩之间的关系,选取Tanner图中没有长度为4的环的循环矩阵,基于非零域元素的列赋值思想提出了不同阶数、不同码率的多元LDPC码构造方法。数值仿真结果表明,与基于PEG算法构造的二元LDPC码比较,所构造的多元LDPC码在BPSK调制方式下在误码字率10^–5附近有0.9 dB的增益;在与高阶调制相结合时,有更大的性能提升。此外,所构造的多元LDPC码在迭代5次与50次下的性能几乎一致,这为低时延高可靠通信提供了一种有效的候选编码方案。     

有限长不规则LDPC码的构造和编码的优化

该文分析了影响有限长低密度校验(LDPC)码性能的主要因素,在此基础上从度分布参数的优选为起点,结合改进的循序边增长(PEG)算法构造出初步的校验矩阵,提出一种实用的编码优化算法对该校验矩阵进一步优化,最终得到错误平底低且编码复杂度准线性的有限长不规则LDPC码。该优化方法可以容易地推广到一般的信道条件下。     

一种非规则广义LDPC码的构造方法

广义低密度奇偶校验(Generalized Low睤ensity Parity睠heck,GLDPC)码把低密度奇偶校验(Low睤ensity Parity睠heck,LDPC)码中的单奇偶校验(Single Parity睠heck,SPC)节点替换为校验能力更强的广义约束(Generalized Constraint,GC)节点,使其在中短码和低码率的条件下具有更低的误码率。传统GLDPC码要求基矩阵的行重等于分量码的码长,这限制了GLDPC码构造的灵活性。另外,相比于传统GLDPC码中GC节点位置的随机选取,GC节点的位置选择在GLDPC码的误码率性能上有一定的优化空间。针对以上两点,提出了一种基于渐进边增长(Progressive Edge-rowth,PEG)算法的非规则GLDPC码构造方法和一种基于Tanner图边数的GC节点位置选择算法。使用PEG算法生成的非规则LDPC码作为本地码,根据本地码的校验节点度使用多种分量码,结合GC节点位置选择算法构造非规则GLDPC码。仿真结果表明,与传统方法构造的GLDPC码相比,基于Tanner图边数的GC节点位置选择算法构造的非规则PEG-LDPC码在误码率和译码复杂度上均得到明显改善。     

基于移位矩阵优化的LDPC码构造

环的存在对准循环LDPC（Low Density Parity Code）码的译码效率造成很大影响,拥有尽可能好的girth分布的校验矩阵对于码的性能改善有着重要的意义。首先对准循环LDPC码校验矩阵的girth分布进行分析,然后在母矩阵和移位矩阵之间设定一个合理的约束关系,使得构造后的校验矩阵最小环长及平均最小环长追求最大化,最后提出了一种易于实现的具有高girth的QC-LDPC（Quasi cyclic-Low Density Parity Code）码构造方法。仿真结果表明,该方法尽量减少码中的短循环,能构造实用化的好码。     

适于分层译码算法的LDPC码构造方法

The layered decoding algorithm has been widely used in the implementation of Low Density Parity Check (LDPC) decoders, due to its high convergence speed. However, the pipeline operation of the layered decoder may introduce memory access conflicts, which heavily deteriorates the decoder throughput. To essentially deal with the issue of memory access conflicts, we propose a construction algorithm of LDPC codes, to which a constraint condition is added in the Progressive Edge-Growth (PEG) algorithm. The constraint condition can guarantee that for our constructed LDPC codes, the sets of all the variable nodes connected to the consecutive layers do not share any common variable node, which can avoid the memory access conflicts. Simulation results show that the performance of our constructed LDPC codes is close to the several other LDPC codes adopted in wireless standards. Moreover, compared with the decoder for IEEE 802. 16e LDPC codes, the throughput of our LDPC decoder has large improvement, while the chip resource consumption is unchanged. Thus, our constructed LD-PC codes can be adopted in the high-speed transmission.     

基于循环转置单位矩阵条件填充的LDPC码构造方法

通过分析并充分利用循环转置单位矩阵在环中的特性,该文提出了一种基于转置矩阵条件填充的LDPC码构造方法,给出了按此方法构造的校验矩阵最小环长的上、下理论限,并在此基础上提出了一种具体的条件填充构造法,仿真结果表明,该方法能够明显减少校验矩阵的最小环数目,较大程度上提升了码子性能。     

基于PEG算法的准循环LDPC码构造研究

为了兼顾LDPC码较高的纠错性能和较简单的硬件实现,提出了一种基于PEG算法的准循环LDPC码校验矩阵的构造方法,该方法首先利用PEG算法构造基矩阵,然后利用提出的移位参数公式来构造循环移位矩阵,再用循环移位矩阵和全零矩阵对基矩阵进行优化扩展,形成的校验矩阵最短环长至少为8环。该方法具有与PEG算法非常接近的纠错性能,尤其是当信噪比高于1.2 dB时要优于PEG直接构造法,而硬件实现比PEG算法简单,且参数选择灵活方便。     

基于FPGA的不可分层LDPC码译码器

针对不可分层LDPC码无法采用分层译码算法的问题,设计了一种新型的LDPC码分层译码器。与传统分层译码器的结构不同,新结构在各层间进行并行更新,各层内进行串行更新。通过保证在不同分层的同一变量节点不同时进行更新,达到分层译码算法分层递进更新的目标。选用Altera公司的CycloneⅢ系列EP3C120器件,实现码率3/4,码长8 192的(3,12)规则不可分层QC-LDPC码译码器的布局布线,在最大迭代次数为5次时,最高时钟频率可以达到45.44 MHz,吞吐量可以达到47.6 Mbps。