射频无线应用的体连接和图形化SOI LDMOSFET的比较

设计并制作了一种可应用于无线通信放大器的新型的图形化SOI LDMOSFET. 该器件沟道下方的埋氧层是断开的.测试表明，输出特性曲线没有发现明显的翘曲效应，关态的击穿电压达13V，在VG=4V和VD=3.6V时fT为8GHz，直流和射频性能均优于同一芯片上相同工艺条件制备的体接触LDMOSFET.     

射频无线应用的体连接和图形化SOI LDMOSFET的比较

设计并制作了一种可应用于无线通信放大器的新型的图形化SOI LDMOSFET.该器件沟道下方的埋氧层是断开的.测试表明,输出特性曲线没有发现明显的翘曲效应,关态的击穿电压达13V,在VG=4V和VD=3.6V时fT为8GHz,直流和射频性能均优于同一芯片上相同工艺条件制备的体接触LDMOSFET.     

一种适合射频功率放大器应用的图形化SOI LDMOSFET新结构

设计并制备了一种新颖的在栅下开硅窗口的图形化SOI LDMOSFET．该器件具有良好的直流和射频特性：输出曲线平滑,没有明显翘曲（kink）效应;静态击穿电压为13V;在栅漏偏压为3．6V时,截至频率为6GHz．负载牵引测试表明,该器件在1．5GHz时,PAE为50％,输出功率为27dBm,表明该器件适合射频功率放大器的应用．     

一种适合射频功率放大器应用的图形化SOI LDMOSFET新结构

设计并制备了一种新颖的在栅下开硅窗口的图形化SOI LDMOSFET.该器件具有良好的直流和射频特性:输出曲线平滑,没有明显翘曲(kink)效应;静态击穿电压为13V;在栅漏偏压为3.6V时,截至频率为6GHz.负载牵引测试表明,该器件在1.5GHz时,PAE为50%,输出功率为27dBm,表明该器件适合射频功率放大器的应用.     

SOI在射频电路中的应用

随着射频电路(RF)工作频率和集成度的提高,衬底材料对电路性能的影响越来越大.SOI(Silicon-on-Insulator)结构以其良好的电学性能,为系统设计提供了灵活性.与CMOS工艺的兼容使它能将数字电路与模拟电路混合,在射频电路应用方面显示巨大优势.文章分析了RF电路发展中遇到的挑战和SOI在RF电路中的应用优势,综述了SOI RF电路的最新进展.     

利用改善的体连接技术制备SOI LDMOSFET

对功率器件中常用的体连接技术进行了改进,利用一次硼离子注入技术形成体连接.采用与常规1μm SOI(硅-绝缘体)CMOS工艺兼容的工艺流程,在SIMOX SOI片上制备了LDMOS结构的功率器件.器件的输出特性曲线在饱和区平滑,未呈现翘曲现象,说明形成的体连接有效地抑制了部分耗尽器件的浮体效应.当漂移区长度为2μm时,开态击穿电压达到10V,最大跨导17.5mS/mm.当漏偏压为5V时,SOI器件的泄漏电流数量级为1nA,而相应体硅结构器件的泄漏电流为1000nA.电学性能表明,这种改善的体连接技术能制备出高性能的SOI功率器件.     

新型图形化SOI LDMOS结构的性能分析

提出一种图形化SOI LDMOSFET结构,埋氧层在器件沟道下方是断开的,只存在于源区和漏区.数值模拟结果表明,相对于无体连接的SOI器件,此结构的关态和开态击穿电压可分别提高57%和70%,跨导平滑,开态 I-V 曲线没有翘曲现象,器件温度低100K左右,同时此结构还具有低的泄漏电流和输出电容.沟道下方开硅窗口可明显抑制SOI器件的浮体效应和自加热效应.此结构具有提高SOI功率器件性能和稳定性的开发潜力.     

新型图形化 SOI LDMOS结构的性能分析

提出一种图形化SOILDMOSFET结构,埋氧层在器件沟道下方是断开的,只存在于源区和漏区.数值模拟结果表明,相对于无体连接的SOI器件,此结构的关态和开态击穿电压可分别提高57%和70%,跨导平滑,开态I-V曲线没有翘曲现象,器件温度低100K左右,同时此结构还具有低的泄漏电流和输出电容.沟道下方开硅窗口可明显抑制SOI器件的浮体效应和自加热效应.此结构具有提高SOI功率器件性能和稳定性的开发潜力.     

图形化SOI LDMOS跨导特性的研究

借助ISE软件,以调试后各参数性能优良的图形化SOI LDMOS器件为仿真平台,研究并分析了栅氧化层厚度,漂移区浓度,沟道浓度,SOI层厚度四个结构工艺参数对图形化SOI LDMOS跨导gm的影响.文章指出了对跨导gm有影响的因素,并为降低跨导应该进行的参数调节提供了参考.     

体串联电阻对体接触SOI数字D触发器速度特性的影响

在用体接触结构设计的SOI电路中,浮体效应被压制了,但是体串联电阻的存在仍旧在远离体接触的体区产生局部浮体效应。对于数字电路来说,浮体效应会影响他们的速度。本文采用体接触结构设计了数字D触发器,并制造了这种电路,展示了电路的性能。实际器件的输出特性表明了浮体效应的存在。SPICE模拟表明体串联电阻对体接触SOI数字D触发器速度特性有明显的影响。     

RF-SOI建模:一种精确的体接触RF-LDMOSFET大信号模型

提出一种精确的体接触RF-SOI(radio frequency silicon-on-insulator)LDMOSFET(lateral double diffused MOSFET)大信号等效电路模型.模型漏电流及偏置相关电容模型方程连续、任意阶次可导.发展出一种新的可满足电荷守恒栅源、栅漏电容模型.对漂移区电阻以及LDD(lightly doped drain)区下侧寄生效应偏置相关特性进行了考虑.对自热效应引起的热功率耗散以及跨导/漏导频率分布效应也作了考虑.模型最终应用到-20栅指(每指尺寸为长L=1μm,宽W=50μm)体接触高阻SOI RF-LDMOSFET建模中.测量和仿真所得I-V,S参数,谐波功率特性对比结果验证了模型具有良好的精度.     

RF-SOI建模:一种精确的体接触RF-LDMOSFET大信号模型

提出一种精确的体接触RF-SOI(radio frequency silicon-on-insulator)LDMOSFET(lateral double diffused MOSFET)大信号等效电路模型.模型漏电流及偏置相关电容模型方程连续、任意阶次可导.发展出一种新的可满足电荷守恒栅源、栅漏电容模型.对漂移区电阻以及LDD(lightly doped drain)区下侧寄生效应偏置相关特性进行了考虑.对自热效应引起的热功率耗散以及跨导/漏导频率分布效应也作了考虑.模型最终应用到-20栅指(每指尺寸为长L=1μm,宽W=50μm)体接触高阻SOI RF-LDMOSFET建模中.测量和仿真所得I-V,S参数,谐波功率特性对比结果验证了模型具有良好的精度.     

SOI LDMOSFET的背栅特性

在绝缘体上硅衬底上,制备了栅长为0.5μm的低势垒体接触结构和源体紧密接触结构的横向双扩散功率晶体管.详细研究了器件的背栅特性.背栅偏置电压对横向双扩散功率晶体管的前栅亚阈值特性、导通电阻和关态击穿特性均有明显影响.相比于源体紧密接触结构,低势垒体接触结构横向双扩散功率晶体管的背栅效应更小,这是因为低势垒体接触结构更好地抑制了浮体效应和背栅沟道开启.还介绍了一种绝缘体上硅横向双扩散功率晶体管的电路模型,其包含前栅沟道,背栅沟道和背栅偏置决定的串联电阻.     

SOI LDMOSFET的背栅特性

在绝缘体上硅衬底上,制备了栅长为0.5μm的低势垒体接触结构和源体紧密接触结构的横向双扩散功率晶体管. 详细研究了器件的背栅特性. 背栅偏置电压对横向双扩散功率晶体管的前栅亚阈值特性、导通电阻和关态击穿特性均有明显影响. 相比于源体紧密接触结构,低势垒体接触结构横向双扩散功率晶体管的背栅效应更小,这是因为低势垒体接触结构更好地抑制了浮体效应和背栅沟道开启. 还介绍了一种绝缘体上硅横向双扩散功率晶体管的电路模型,其包含前栅沟道,背栅沟道和背栅偏置决定的串联电阻.     

RF CMOS Cells for Wireless Applications

There is increasing interest in the use of CMOS circuits for high frequency highly integrated wireless telecommunications systems. This paper presents the results of on-going work into the development of a cell library that includes many of the circuit elements required for the high frequency sub-systems of communications integrated circuits. The cell library studied included an RF control element, single ended Class A amplifier, RF isolator, and Gilbert cell mixer circuit topologies. Circuit design criteria and measurement results are presented. All cells were fabricated using standard 2.0, 1.2, and 0.8 m CMOS integrated circuit fabrication processes with no post-processing performed. The results indicate that 2.0 m CMOS can be used successfully up to approximately 250 MHz with 0.8 m cells useful up to approximately 1000 MHz.