一种用于ADC测试的自适应斜率调整斜坡发生器

介绍了一种用于模数转换器(ADC)测试的、可以进行斜率自适应调整的斜坡发生器,在基本斜坡发生器原理的基础上,通过斜率自适应调整机制,在满足斜坡信号线性度的同时,保证了斜坡的斜率具有较高的精度,克服了基本斜坡发生器对于斜坡斜率控制不够精确的弊病,将斜坡斜率的精度提高到1.5%,而功耗却不超过10 mW,并可以根据实际需要对斜坡信号的斜率及幅度进行调整,从而实现从μs到s级的任意幅度斜坡信号的产生.     

基于西门子的速度斜坡发生器设计与应用

为解决西门子RGJ斜坡发生器功能块只能在T400或组态有FM458的S7-400中应用的问题。文中提出了一种带圆滑的速度斜坡发生器实现方法,基于西门子仿真软件PLCSIM实现STEP7与WINCC的连接,搭建软件测试仿真平台,完成速度斜坡发生器的设计与仿真。斜坡发生器输出值能保持不变或按设定斜率和圆滑时间跟随输入值以圆滑起步、直线升降、圆滑接近、圆滑拐点的方式接近并达到设定值。     

一款10 bit斜坡发生器的研究与设计

该文提出了一种粗分电流源加细分电流源的分段结构10 bit电流舵斜坡发生器。电路主要由电流源及开关电路、输出电路和校准电路构成。粗分电流源采用高6 bit温度计编码,细分电流源采用低4 bit二进制编码实现,单位电流源采用共源共栅结构。采用UMC0.18μm CMOS工艺对电路进行设计并仿真验证。验证结果表明,前仿真DNL为-0.012～+0.095 LSB,INL为-0.012～+0.008 LSB,后仿真DNL和INL分别为-0.005～+0.135 LSB,-0.045～+0.115 LSB,表明斜坡发生器线性度良好,满足系统要求。     

一种用于时延积分CMOS图像传感器的10 bit全差分双斜坡模数转换器

为了满足时间延时积分(TDI)CMOS图像传感器转换全差分信号的需要,同时符合列并行电路列宽的限制,该文提出并实现了一种10 bit全差分双斜坡模数转换器(ADC)。在列并行单斜坡ADC的基础上,采用2个电容的上极板对差分输入进行采样,电容下极板接2个斜坡输出完成量化。基于电流舵结构的斜坡发生器同时产生上升和下降斜坡,2个斜坡的台阶电压大小相等。该电路使用SMIC 0.18 μm CMOS工艺设计实现,ADC以19.49 kS/s的采样频率对1.32 kHz的输入进行采样,仿真得到无杂散动态范围和有效位数分别为87.92 dB和9.84 bit。测试显示该ADC的微分非线性误差和积分非线性误差分别为–0.7/+0.6 LSB和–2.6/+2.1 LSB。     

用于CMOS图像传感器的12位低功耗单斜坡模数转换器设计

 本文提出了一种应用于CMOS图像传感器中的高精度低功耗单斜坡模数转换器(single slope analog-to-digital converter)设计方案.该ADC方案由可变增益放大器、前置预放大器和动态锁存比较器组成.相比现有的设计方案,本文提出的电路在不牺牲噪声性能的前提下,具有更低的功耗和更小的芯片面积.通过集成列并行的单斜坡模数转换器在最新设计的高精度高速CMOS图像传感器设计中,实验结果证明了设计的有效性.     

基于DSP新型图形发生器模数转换器的设计

介绍了一种电子束曝光机图形发生器模数转换器的设计方案，该设计方案以ADI公司的模数转换芯片AD9223为核心，根据电子束曝光机背散射信号的特点，设计了合理的前端放大器和驱动电路及基准源。这样，提供了与DSP的无缝接口并提高了转换速度。该模数转换器可用于电子束和离子束曝光机中的图形发生器采集标记数据和图像数据信息，同时也可用于原子力显微镜采集图像数据信息。     

一种用于列并行ADC的改进型栅压自举开关

CMOS图像传感器中列并行模数转换器(ADC)的面积受到严格限制,ADC采样保持电路中的栅压自举开关也必须满足每列的面积要求。在传统单电容型栅压自举开关的基础上,利用源极跟随器在降低开关导通电阻的同时提高了电路的可靠性;通过体效应补偿电路降低输入变化对导通电阻的影响;同时,在列共用偏置电路上增加控制开关,减少不必要的功耗。提出的电路使用UMC 0.11μm CMOS工艺实现,电源电压为3.3 V,仿真结果表明开关导通电阻降低了约28.6%,输入范围内电阻变化率小于1.2%,有效位数提高了1 bit,而面积只增加了15%。流片后测试结果显示,以20 MS/s的采样频率对1.97 MHz的输入进行采样,测得信噪比(SNR)、无杂散动态范围(SFDR)和有效位数(ENOB)分别为85.8 dB、71.1 dB和11.5 bit。     

用于CMOS图像传感器的列并行高精度ADC

设计了一种适用于CMOS图像传感器的列并行Single-slopeADC。采用的列并行ADC,同时对多数据源并行处理,增强了数据吞吐量,特别适用于CMOS图像传感器大像素阵列的数据处理。分析了影响ADC精度的因素,并给出了减小失调的方法。该ADC在0.35μm工艺下成功流片验证,测试结果表明,该ADC,在50MS/s的高数据吞吐量下,实现了CMOS图像传感器的8bit精度的设计要求和17.35mW的低功耗,以及0.62mm2的芯片面积。ADC的DNL=0.8LSB,INL=1.096LSB。     

一种用于高速ADC的采样保持电路的设计

设计了一个用于流水线模数转换器(pipelined ADC)前端的采样保持电路.该电路采用电容翻转型结构,并设计了一个增益达到100dB,单位增益带宽为1 GHz的全差分增益自举跨导运算放大器(OTA).利用TSMC 0.25μm CMOS工艺,在2.5 V的电源电压下,它可以在4 ns内稳定在最终值的0.05%内.通过仿真优化,该采样保持电路可用于10位,100MS/s的流水线ADC中.     

一种用于CMOS图像传感器的Column-Level模数转换器

设计了一种用于CMOS图像传感器(CIS)的column-level模数转换器(ADC)。它由一种新型斜坡发生器构成,具有分辨率可调的特点,而且以简单的结构实现了高精度和低功耗,占用较小的版图面积。基于0.35μm2P4M标准CMOS工艺,8bit ADC转换时间约50μs,最大线性误差小于±0.5LSB。在分辨率为640×480pixel的CIS中,每列共用1个比较器,提高了传感器的吞吐速率,帧频约40fps;3.3V电压下ADC总功耗不超过27mW,占用版图面积约0.5mm2。     

A fast foreground digital calibration technique for pipelined ADC

Digital calibration techniques are widely developed to cancel the non-idealities of the pipelined Analog-to-Digital Converters (ADCs). This letter presents a fast foreground digital calibration technique based on the analysis of error sources which influence the resolution of pipelined ADCs. This method estimates the gain error of the ADC prototype quickly and calibrates the ADC simultaneously in the operation time. Finally, a 10 bit, 100 Ms/s pipelined ADC is implemented and calibrated. The simulation results show that the digital calibration technique has its efficiency with fewer operation cycles.     

用于14位210 MS/s电荷域ADC的4.5位子级电路

该文提出了一种用于高速高精度电荷域流水线模数转换器(ADC)的电荷域4.5位前端子级电路。该4.5位子级电路使用增强型电荷传输(BCT)电路替代传统开关电容技术流水线ADC中的高增益带宽积运放来实现电荷信号传输和余量处理,从而实现超低功耗。所提4.5位子级电路被运用于一款14位210 MS/s电荷域ADC中作为前端第1级子级电路,并在1P6M 0.18 μm CMOS工艺下实现。测试结果显示,该14位ADC电路在210 MS/s条件下对于30.1 MHz单音正弦输入信号得到的无杂散动态范围为85.4 dBc,信噪比为71.5 dBFS, ADC内核面积为3.2 mm²,功耗仅为205 mW。     

基于低采样率数模转换器和模数转换器的太赫兹发射机线性化

太赫兹(THz)频率高、带宽大,是6G移动通信中极具优势的潜在无线频谱资源。然而太赫兹器件的非线性失真,限制了功率转换效率与通信传输距离。若采用传统数字预失真(DPD)技术对其进行非线性校正,通常要求数模转换器(DAC)和模数转换器(ADC)的采样速率达到信号带宽的5倍,对于太赫兹频段难以应用。因此,该文提出一种低速率DAC和ADC的DPD算法对太赫兹发射机的非线性进行校正。该方法主要分为3个步骤：首先利用低采样率ADC获取的观测数据进行上采样,恢复出带宽受限的高采样率的观测信号,此时信号采样率为信号带宽的5倍,可以有效表征出5阶非线性失真;然后建立带宽受限的DPD模型,采用最小二乘算法提取DPD校正系数;最后对校正后的信号进行下采样送往DAC以校正发射通道的非线性失真。仿真结果表明,当DAC和ADC工作在1.25倍基带信号速率的采样率条件下,对于64-QAM调制信号,该方法可以把误差矢量幅值(EVM)从8.46%降低到2.27%,从而可以支持更高阶的调制方式。     

用于14位210 MS/s电荷域ADC的采样保持前端电路

该文提出一种用于电荷域流水线模数转换器(ADC)的高精度输入共模电平不敏感采样保持前端电路。该采样保持电路可对电荷域流水线ADC中由输入共模电平误差引起的共模电荷误差进行补偿。所提出的高精度输入共模电平不敏感采样保持电路被运用于一款14位210 MS/s电荷域ADC中,并在1P6M 0.18 μm CMOS工艺下实现。测试结果显示,该14位ADC电路在210 MS/s条件下对于30.1 MHz单音正弦输入信号得到的无杂散动态范围为85.4 dBc,信噪比为71.5 dBFS,而ADC内核功耗仅为205 mW,面积为3.2 mm²。

     

一种10位200kS/s65nm CMOS SAR ADC IP核

该文基于65 nm CMOS低漏电工艺,设计了一种用于触摸屏SoC的8通道10位200 kS/s逐次逼近寄存器型(Successive Approximation Register,SAR) A/D转换器(Analog-to-Digital Converter,ADC) IP核。在D/A转换电路的设计上,采用7MSB (Most-Significant-Bit) + 3LSB (Least-Significant-Bit) R-C混合D/A转换方式,有效减小了IP核的面积,并通过采用高位电阻梯复用技术有效减小了系统对电容的匹配性要求。在比较器的设计上,通过采用一种低失调伪差分比较技术,有效降低了输入失调电压。在版图设计上,结合电容阵列对称布局以及电阻梯伪电阻包围的版图设计方法进行设计以提高匹配性能。整个IP核的面积为322m267m。在2.5 V模拟电压以及1.2 V数字电压下,当采样频率为200 kS/s,输入频率为1.03 kHz时,测得的无杂散动态范围(Spurious-Free Dynamic Range,SFDR)和有效位数(Effective Number Of Bits,ENOB)分别为68.2 dB和9.27,功耗仅为440W,测试结果表明本文ADC IP核非常适合嵌入式系统的应用。     

Digital background calibration of capacitor mismatches and harmonic distortion in pipelined ADC

A correlation-based digital background calibration algorithm for pipelined Analog-to- Digital Converters (ADCs) is presented in this paper. The merit of the calibration algorithm is that the main errors information, which include the capacitor mismatches and residue amplifier distortion, are extracted integrally. A modified 1st pipelined stage is adopted to solve the signal overflow caused by the Pseudo-random Noise (PN) sequences. Behavioral simulation results verify the effectiveness of the algorithm. It improves the Signal-to-Noise-plus-Distortion Ratio (SNDR) and Spurious-Free-Dynamic-Range (SFDR) of the pipelined ADC from 41.8 dB to 78.3 dB and 55.6 dB to 98.6 dB, respectively, which is comparable to the prior arts.     

ADC量化对同频全双工数字自干扰消除的误码率性能分析

同频全双工由于在同时工作的收发通道上使用相同的频率资源,因此本地接收机需要进行自干扰消除。数字域干扰消除方法在模数转换器(ADC)器件采样后进行,ADC位数、干信比、量化判决准则直接影响干扰消除效果和系统误码性能。该文分析了ADC位数、干信比、QAM调制误码性能三者的内在关系;推导了误码率的闭合表达式;仿真验证了数学推导的正确性和有效性。仿真结果表明,随着干信比的减小和ADC位数的增加,误码率性能呈宏观改善趋势,但从特定的微观片段来看,会出现性能波动,甚至会接近无量化误差的误码率性能。