一种应用于全数字锁相环的时间数字转换器设计

设计了一个应用于全数字锁相环的时间数字转换器(TDC).该时间数字转换器具有两种工作模式——粗量化和细量化.为了提高细量化模式的测量范围,TDC采用1-bit decision-select结构和游标门控环形振荡器(Vernier GRO)构成其两级量化单元.通过在Vernier GRO中使用一种新型结构的比较器,消除了用SR触发器做比较器时对测量范围的制约,也提高了GRO设计的灵活性.在TSMC 0.13μm工艺,1.2 V电源电压和40MHz采样速率下,仿真结果表明本设计的TDC在粗量化模式下具有不小于25ns的测量范围,在细量化模式下有效分辨率和测量范围分别为30ps,1.8ns.     

应用于全数字锁相环中的精度可调的时间数字转换器

本文提出了一种应用于全数字锁相环中的分辨率可调的两级时间数字转换器.第一级采用缓冲器延时链结构,运用可异步重置的触发器作为采样单元;第二级采用Vernier延时链结构以提高时间分辨率.和传统的单级结构相比,两级架构可以在更低的电路面积下实现相同的测量范围,并提供更好的分辨率.为了降低工艺、电压、温度对分辨率的影响,本设计采用了电压控制的延时单元,通过调整其延时来降低分辨率的变化.本设计通过65nm工艺验证,总体面积0.06 mm2.仿真结果表明,在输入频率为1.2～1.8 GHz时,分辨率可达6.15 ps,动态范围1 260 ps,实现8 bits时间数字转换器,功耗仅2.5 mW.     

一种结合高精度TDC的快速全数字锁相环

针对传统全数字锁相环锁相周期长、时间数字转换电路量化误差较大等问题,提出了一种在高分辨率时间数字转换器的基础上能够快速锁相的全数字锁相环.本设计提出的相调模块将量化的相位差还原成时间序列,并在状态机的控制下加入到重构信号中,从而能够在检测到相位差之后的最多两个输入参考时钟周期内使相位一次性对齐,锁相时间控制在0.72μs之内;设计的上升沿检测电路能够在重构与参考信号同频时,准确地检测两者上升沿是否同时到来并给出相应的使能信号,从而在锁相时关闭时间数字转换电路,大大降低了电路的功耗;优化了多时钟多相位的时间数字转换器粗量化的计算方法,提高了粗量化速度,增大了计数器位宽,扩大了测量范围,并且量化误差控制在0.25ns之内.最后完成了整体设计的RTL级建模及仿真,结果证明,该全数字锁相环具有锁相速度快、量化精度高、稳定性好、功耗低、输出频率便于调整等特点.     

一种应用于全数字锁相环的小数分频器设计

文章针对宽带全数字锁相环(All-Digital Phase-Locked Loop,ADPLL)架构的频率综合器设计了一种适合的宽分频范围的小数分频器.由于经典的宽分频范围的小数分频器结构在边界处会发生失效,文章在分析其他解决方案的同时,提出了利用可变延时单元进行固定相位校准的解决方法.本设计的可变分频比分频器分频比范围为32~127,输入频率为1.8~3.7GHz,面积为0.46mm×0.24mm.测试结果显示,本设计有效地解决了经典宽分频范围的小数分频器结构在边界处会发生失效的问题.     

应用于时间数字转换器的补偿校准算法及电路

文章提出一种基于相位内插型时间数字转换器(time-to-digital converter, TDC)的补偿算法及校准电路,通过该电路能有效地解决由于亚稳态和PVT(process, voltage and temperature)因素变化引起的TDC的采样错误,并且不需要额外的计数器、锁频电路或基于统计方法学的复杂结构。基于该方法的TDC电路采用CMOS 0.110μm工艺设计实现,版图面积仅为380×140μm²,在1.2 V电源下功耗为4.2 mW。仿真结果表明：系统分辨率为104 ps,最大微分非线性(differential nonlinearity, DNL)和积分非线性(integral nonlinearity, INL)分别为0.3、2.5 LSB,证明依据该算法的TDC电路具有良好的时间精度和线性度。     

基于多级放大结构的高速低功耗时间数字转换器设计

提出一种多级放大时间数字转换器新型结构。该结构由粗测和细测组成, 粗测部分利用延时链得到小于一个延时单元的关键余量, 并设计了面积小、功耗低的关键余量选择逻辑。细测部分, 利用两倍时间放大器和过半判断器从高位到低位依次产生4位二进制码。在SMIC 65 nm工艺下仿真, 新型结构的分辨率为1.44 ps, 量程为736 ps, 转换速度可达470 MS/s, 在100 MHz频率下, 平均功耗仅为1.3 mW。对两倍时间放大器设计了校准电路, 提高了抵抗PVT的能力, 得到良好的积分非线性。     

全数字锁相环系统的分析及优化

以TI(Texas Institute)于2003年发布的全数字锁相环为原型,在系统分析的基础上,提出了锁相环系统结构的改进方案.系统仿真结果显示改进后的结构在保证系统对稳定性、输出精度、分辨率和锁定时间要求的前提下,简化了系统结构并降低了功耗.     

应用于全数字锁相环的动态器件匹配与低功耗鉴相技术

提出了应用于全数字锁相环的改进的动态器件匹配技术和低功耗鉴相技术.利用低功耗鉴相技术简化了传统的全数字锁相环的鉴相原理,发明出一种新型的数字鉴相器,降低了数字电路实现的复杂性,降低了功耗;同时,本文所述的应用于全数字锁相环的动态器件匹配技术,降低了电容的工艺偏差对锁相环输出调谐曲线的不利影响,优化了锁相环的性能.该全数字锁相环采用TSMC 0.13μm CMOS工艺进行设计,仿真结果表明,本文所述的低功耗鉴相器功能正确,可使全数字锁相环正确地锁定在2.4～5.2GHz,本文所述的基于改进算法的芯片中鉴相器部分具有传统架构鉴相器53.2%的功耗与66.5%的芯片面积.测试结果表明,动态器件匹配技术使振荡器的输出调谐曲线(本文指输出频率与DCO调制字码值的曲线关系)更加接近理想情况.     

应用于全数字锁相环的3.44～5.25GHz,FOM值为182dBc/Hz的低功耗数控振荡器设计

设计了一个应用于全数字锁相环的宽带电感电容数控振荡器(DCO).通过设计粗调谐电容阵列、中等调谐电容阵列和精细调谐电容阵列,实现了宽的调谐范围.采用NMOS和PMOS互补型交叉耦合电路,实现了低功耗、高优值(FOM)的振荡器.设计采用TSMC 0.13μm CMOS工艺,电源电压为1.2V.测试结果表明,DCO的调谐范围达到3.44～5.25GHz,调谐百分比为41.7%.在4.06GHz频率处,振荡器电路在1MHz频偏处的相位噪声为-117.6 dBc/Hz.在调谐范围内,设计的DCO电路在1 MHz频偏处的FOM值为182～185.5dBc/Hz.功耗为1.44～3.6mW.     

基于正过零鉴相的全数字锁相环的研究

介绍了数字锁相的主要方法,对正过零鉴相TMS320LF2407的全数字锁相环进行了数学建模,得到了简化模型.其模型对数字锁相环的参数设计有着非常重要的指导意义.仿真结果证明了该数字锁相环模型的可行性、稳定性与快速性.为提高数字锁相环的准确性,给出了处理量化误差的方法.     

全相位方向滤波器组设计及其应用

为提高方向滤波器组的方向选择性和运算速度,基于全相位列率滤波理论提出了一种新的方向滤波器组设计方法该方法直接从频谱特性设计纯二维方向滤波器并灵活构建方向滤波器组,避免了传统方向滤波器组对图像的旋转、采样等操作,可以更多地保留图像细节并减小运算量．采用该方法设计了2种全相位方向滤波器组,并将其用于图像去噪对经典测试图像的实验结果表明,与Contourlet变换及其改进——非下采样Contourlet变换相比,采用该方法去噪后图像的峰值信噪比最多提高2．96dB,且重建图像的主观质量也较好．     

脑电信号检测专用集成电路的设计

采用CSMC双层多晶、双层金属、N阱0.6μm互补金属氧化物半导体工艺,设计一种脑电信号检测专用集成电路(ASIC).系统包含基于斩波技术的差分差值放大器、跨导运算放大器(OTA)-C低通滤波电路、增益调整电路、两相非重叠时钟产生电路和带隙电压基准等电路.仿真结果表明,输入信号在-0.862~0.902V范围内,输入和输出都是线性关系,且共模抑制比可达114 dB,符合设计要求.     

基于直接数字频率合成器的高性能数字电视调谐器本振设计

讨论了数字电视调谐器本振相位噪声,在分析直接数字频率合成器（DDS）的原理及特点的基础上,提出了一种DDS与锁相环（PLL）混合电路用于调谐器本振的方法,应用该方法可使其在所用频率点上无相位截断噪声,从而使调谐器本振的相位噪声大大改善,实验证明,该方法是有效的。     

基于嵌入式架构的井下高精度模数转换器高温测试系统设计

采用主从式结构,设计一种井下模数转换器(ADC)高温测试系统.系统主机通过以太网与嵌入式前端机互联.基于ARM7-uClinux架构的前端机主要完成温度控制、供电控制及ADC测试控制等,而后续的数据处理、显示及存储等任务由高性能上位机完成.数字相敏检波算法被成功应用于ADC有效位数的快速实时计算.结果表明,测试系统可以...