抗辐射128kb PDSOI静态随机存储器

介绍在部分耗尽绝缘体上硅(PD SOI)衬底上形成的抗辐射128kb静态随机存储器.在设计过程中,利用SOI器件所具有的特性,对电路进行精心的设计和层次化版图绘制,通过对关键路径和版图后全芯片的仿真,使得芯片一次流片成功.基于部分耗尽SOI材料本身所具有的抗辐射特性,通过采用存储单元完全体接触技术和H型栅晶体管技术,不仅降低了芯片的功耗,而且提高了芯片的总体抗辐射水平.经过测试,芯片的动态工作电流典型值为20mA@10MHz,抗总剂量率水平达到500krad(Si),瞬态剂量率水平超过2.45×1011 rad(Si)/s.这些设计实践必将进一步推动PD SOI CMOS工艺的研发,并为更大规模抗辐射电路的加固设计提供更多经验.     

22 nm FD-SOI静态随机存储器的可靠性研究

针对22 nm FD-SOI CMOS工艺静态随机存储器(SRAM),研究了工艺角、工作电压、测试温度、总剂量效应对器件性能的影响.通过自动测试设备(ATE),有效地提取了FD-SOI存储器在多种测试环境下的电学性能参数.测试结果表明,不同的工艺角对输出电平和工作状态的影响较小.随着电压的增加,静态电流随之增加,最大工...     

总剂量辐照加固的PDSOI CMOS 64k静态随机存储器

在国内首次使得1.2μm部分耗尽SOI 64k静态随机存储器的抗总剂量能力达到了1×106 rad(Si),其使用了SIMOX晶圆. 在-55～125℃范围内,该存储器的数据读取时间几乎不变.在经过剂量为1×106 rad(Si)的总剂量辐照后,该存储器的数据读取时间也几乎不变,静态功耗仅从辐照前的0.65μA变化为辐照后的0.8mA,远远低于规定的10mA指标;动态功耗仅从辐照前的33mA变化为辐照后的38.1mA,远远低于规定的100mA指标.     

总剂量辐照加固的PDSOI CMOS 64k静态随机存储器

在国内首次使得1.2μm部分耗尽SOI 64k静态随机存储器的抗总剂量能力达到了1×106 rad(Si),其使用了SIMOX晶圆. 在-55～125℃范围内,该存储器的数据读取时间几乎不变.在经过剂量为1×106 rad(Si)的总剂量辐照后,该存储器的数据读取时间也几乎不变,静态功耗仅从辐照前的0.65μA变化为辐照后的0.8mA,远远低于规定的10mA指标;动态功耗仅从辐照前的33mA变化为辐照后的38.1mA,远远低于规定的100mA指标.     

PDSOI 静态随机存储器的总剂量辐照加固

对PDSOI CMOS 器件及电路进行总剂量辐照的加固势必会引起其性能下降,这就需要在器件及电路加固和其性能之间进行折中.从工艺集成的角度,对PDSOI CMOS器件和电路的总剂量辐照敏感区域:正栅氧化层、场区氧化层及埋氧层提出了折中的方法.采用此种方法研制了抗总剂量辐照PDSOI SRAM ,进行总剂量为2×105 rad(Si)的辐照后SRAM的各项功能测试均通过,静态电流的变化满足设计要求,取数时间:辐照前为26.3 ns;辐照后仅为26.7 ns.     

部分耗尽SOI静态存储器位线电路的研究

对部分耗尽SOI CMOS静态存储器的位线电路进行了模拟和研究,详细分析了BJT效应对SRAM写操作过程的影响,给出了BJT效应在SRAM写操作过程的最坏条件和最好条件下存储单元门管的瞬态泄漏电流的模拟结果;在详细分析BJT效应影响的基础上,对"First Cycle"效应进行了全面的研究.结果表明,"First Cycle"效应对写操作影响较大;研究了位线电容负载对存储单元门管体电位的依赖.最后,给出了研究结果.     

PDSOI nMOSFETs关态击穿特性

分别采用不同的背栅沟道注入剂量制成了部分耗尽绝缘体上硅浮体和H型栅体接触n型沟道器件.对这些器件的关态击穿特性进行了研究.当背栅沟道注入剂量从1.0×1013增加到1.3×1013cm-2,浮体n型沟道器件关态击穿电压由5.2升高到6.7V,而H型栅体接触n型沟道器件关态击穿电压从11.9降低到9V.通过测量寄生双极晶体管静态增益和漏体pn结击穿电压,对部分耗尽绝缘体上硅浮体和H型栅体接触n型沟道器件的击穿特性进行了定性解释和分析.     

PDSOI nMOSFETs关态击穿特性

分别采用不同的背栅沟道注入剂量制成了部分耗尽绝缘体上硅浮体和H型栅体接触n型沟道器件.对这些器件的关态击穿特性进行了研究.当背栅沟道注入剂量从1.0×1013增加到1.3×1013cm-2,浮体n型沟道器件关态击穿电压由5.2升高到6.7V,而H型栅体接触n型沟道器件关态击穿电压从11.9降低到9V.通过测量寄生双极晶体管静态增益和漏体pn结击穿电压,对部分耗尽绝缘体上硅浮体和H型栅体接触n型沟道器件的击穿特性进行了定性解释和分析.     

0.8 μm PDSOI CMOS器件和环振电路研究

研究了0.8μm部分耗尽绝缘体上硅(PDSOI)CMOS器件和电路,开发出成套的0.8μmPDSOI CMOS工艺.经过工艺投片,获得了性能良好的器件和电路.其中,当工作电压为5 V时,基于浮体SOI CMOS技术的0.8μm 101级环振单级延时为49.5 ps;基于H型栅体引出SOI CMOS技术的0.8μm 101级环振单级延时为158 ps.同时,对PDSOI CMOS器件的特性,如浮体效应、背栅特性、反常亚阈值斜率、击穿特性和输出电导变化等进行了讨论.     

PDSOI NMOS器件激光模拟光电流效应

为获得N型金属氧化物半导体(NMOS)器件在γ射线辐照条件下的光电流特性,采用激光模拟技术,利用部分耗尽型绝缘体上硅(PDSOI)工艺NMOS器件进行激光照射试验,获得不同尺寸和拓扑结构器件在激光照射条件下光电流和激光入射能量之间的关系.利用TCAD仿真工具进行器件的光电流仿真,对比TCAD仿真与激光模拟试验数据,两组...     

CMOS存储器中地址译码器的开路故障及其测试

CMOS存储器中地址译码器的开路故障不能被常用的推进测试算法可靠地测试出。本文首先对CMOS存储器中地址译码器的开路故障进行了分析和分类,得出了其中有一类开路故障不能用常用的测试算法可靠的测试出,然后给出了测试该类开路故障的测试方法以及针对该类开路故障的容错性设计方案。     

栅极触发PDSOI CMOS闩锁效应研究

测试了不同静态栅极触发电压(输入电压)下诱发CMOS闩锁效应需要的电源电压和输出电压(即将闩锁时的输出电压),发现静态栅极触发CMOS闩锁效应存在触发电流限制和维持电压限制两种闩锁触发限制模式,并且此栅极触发电压.输出电压曲线是动态栅极触发CMOS闩锁效应敏感区域与非敏感区域的分界线.通过改变输出端负载电容,测试出了不同电源电压下CMOS闩锁效应需要的栅极触发电压临界下降沿,并拟合出了0 pF负载电容时的临界下降沿,最终得出了PDSOI CMOS电路存在的CMOS闩锁效应很难通过电学方法测试出来的结论.     

基于 PDSOI工艺的抗 SET锁相环设计

基于0．35μm PDSOI工艺设计了一款输出频率范围为700M Hz-1．0GHz的锁相环电路,利用Sentaurus TCAD工具对其进行单粒子瞬变（SET ）混合模拟仿真,确定其SET敏感部件并建立SET分析模型,分析了SET与锁相环系统参数之间的关系．通过增加由一个感应电阻、一对互补运算放大器和互补SET电流补偿晶体管组成的限流电路并利用多频带结构降低了VCO的增益,显著提升了锁相环的抗SET性能．仿真结果表明,CP中发生SET后VCO控制电压Vc的波动峰值、锁相环的恢复时间以及输出时钟的错误脉冲数明显降低,分别为未加固锁相环的43．9％、49．7％和29．1％,而辐射加固前后 VCO的基本结构变化不大,其SET轰击前后无明显变化．     

一种65 nm CMOS低功耗加固SRAM单元

提出了12管低功耗SRAM加固单元。基于堆叠结构,大幅度降低电路的泄漏电流,有效降低了电路功耗。基于两个稳定结构,可以有效容忍单粒子翻转引起的软错误。Hspice仿真结果表明,与相关加固结构相比,该结构的功耗平均下降31.09%,HSNM平均上升19.91%,RSNM平均上升97.34%,WSNM平均上升15.37%,全工作状态下均具有较高的静态噪声容限,表现出优秀的稳定性能。虽然面积开销平均增加了9.56%,但是,读时间平均下降14.27%,写时间平均下降18.40%,能够满足高速电子设备的需求。     

总剂量辐照加固的PDSOI CMOS 3线-8线译码器

报道了一种制作在SIMOX晶圆之上的总计量加固的2μm部分耗尽SOI CMOS 3线-8线译码器电路,其辐照特性由晶体管的阚值电压、电路的静态泄漏电流以及电流电压特性曲线表征.实验表明,该译码器的抗总剂量能力达3×105rad(Si),nMOS管和pMOS管在最坏情况下前栅沟道阈值漂移分别小于20和70mV,并且在辐照、退火以及后续追加辐照过程中无明显的泄漏电流增加,电路的功能并未退化.     

总剂量辐照加固的PDSOI CMOS 3线-8线译码器

报道了一种制作在SIMOX晶圆之上的总计量加固的2μm部分耗尽SOI CMOS 3线-8线译码器电路,其辐照特性由晶体管的阚值电压、电路的静态泄漏电流以及电流电压特性曲线表征.实验表明,该译码器的抗总剂量能力达3×105rad(Si),nMOS管和pMOS管在最坏情况下前栅沟道阈值漂移分别小于20和70mV,并且在辐照、退火以及后续追加辐照过程中无明显的泄漏电流增加,电路的功能并未退化.     

抗总剂量辐射0.8μm SOI CMOS器件与专用集成电路

介绍了采用全剂量SIMOX SOI材料制备的0.8μm SOI CMOS器件的抗总剂量辐射特性,该特性用器件的阈值电压、漏电流和专用集成电路的静态电流与高达500krad(Si)的总剂量的关系来表征.实验结果表明pMOS器件在关态下1Mrad(Si)辐射后最大阈值电压漂移小于320mV,nMOS器件在开态下1Mrad(Si)辐射后最大阈值电压漂移小于120mV,器件在总剂量1Mrad(Si)辐射后没有观察到明显漏电,在总剂量500krad(Si)辐射下专用集成电路的静态电流小于5μA.