高精度混合型DPWM设计和实现

介绍了一种应用于DC-DC数字控制芯片的混合型数字脉宽调制器(DPWM)设计,该DPWM结合了振荡环和计数器的设计,在Chartered 0.35μm 2P4M CMOS工艺下经过流片验证.测试结果表明,该芯片实现了950kHz的4相PWM输出,可以实现11bit(即1/2048)的精度,每相之间的相差为90°.该设计能实际应用于DC-DC数字控制芯片.     

一种用于数字峰值电流模Buck的高精度DPWM设计

为减小脉冲关断延迟,提出了一种用于数字峰值电流模Buck的高精度数字脉冲宽度调制器(DPWM)的设计方案。采用粗调与细调相结合的分段式架构思想,粗调部分由全局时钟控制计数器-比较器模块构成,细调部分由锁相环组成的相移电路、计数器-比较器、多路选择器和逻辑门构成,以此产生不同精度的两段式延迟叠加,实现较高的DPWM输出精度。采用Vivado和Xilinx7系列FPGA,仿真并测试了搭载高精度DPWM的Buck。仿真结果表明,DPWM时间分辨率为250 ps,精度为0.01%。此外,测试结果表明,与低精度DPWM相比,设计的高精度DPWM一定程度上抑制了系统的极限环振荡,提高了Buck的环路带宽及系统稳定性。     

基于FPGA的低功耗高精度DPWM设计

提出了一种基于FPGA实现低功耗、高分辨力数字脉冲调制(DPWM)的设计方案。该方案在获得高分辨力DPWM的同时降低了对系统时钟频率的要求。该方法充分利用了数字时钟管理器(DCM)的倍频及移相功能,而且使DCM模块只在开关周期的1/16工作从而减少系统的功耗。在系统时钟频率为16 MHz,开关频率为1 MHz,实现了11位分辨力的DPWM并通过了FPGA对其的仿真及验证。     

基于自适应频率DPWM的数字控制Buck变换器

为了用于固定频率电压模PWM控制,提出了一种基于自适应频率DPWM的数字控制Buck变换器.在负载阶跃响应时,DPID的输出值发生改变,以调制PWM信号的占空比;DPWM频率根据输出误差值而变化,提高了PWM信号的调制强度.通过小数分频和检测ADC输出,实现了DPWM频率的变化.采用分段调节的方式,有效改善了电路的瞬态...     

支路单元净荷处理器的设计和实现

利用低成本的FPGA实现8路VC4的支路单元处理.设计支持77MHz Telecom bus总线接口,支持TU3/TU12或混合模式的净荷处理.设计已经成功通过系统测试.     

新型全同步高分辨率DPWM设计

数字控制在电力电子上的优点增加了数字脉冲调制器(DPWM)的使用。为了提高DPWM分辨率和工作频率,提出一种基于FPGA内嵌时钟管理器的新型DPWM结构。在输入时钟频率不变的情况下利用时钟的相位移动和时钟倍频设计使DPWM具有更高的分辨率和工作频率。在Spartan-3 FPGA的实验结果表明当输入时钟为50 MHz,DPWM的工作频率为1 MHz,分辨率可以达到625 ps。     

混合型电视会议MCU设计与实现

本文对目前电视会议系统现状进行了分析。针对我国电视会议使用特点，提出在因特网与电信网上同时实现电视会议的混合型电视会议MCU解决方案。该方案以H．320会议系统MCU为基础，重点介绍了因特网接口与E1接口数据交换的实现。该混合型MCU能够实现低成本、高性能、用途广泛的电视会议系统，将专线电视会议的可靠性和因特网视频会议的便利性有机结合。并且在实际应用中得到验证。     

数字控制DC/DC变换器中ADC的设计

文中介绍了一种无需外部时钟、可抵消部分工艺偏差的差分延迟线ADC,并对其建模。该ADC结构简单、控制信号在内部产生、转换速率快、功耗低,可应用在高频数字DC/DC控制芯片中。在0.13μm CMOS工艺下仿真表明,在采样电压0.7～1.5V范围内,该ADC输出没有明显偏移,线性度良好。     

基于DPWM的高速高精度积分型模／数转换器

提出一种由单电源供电,基于数字脉宽调制(DPWM)原理实现、高速、高精度、积分型模/数转换器的方法.通过对按预置规律变化的脉宽调制信号实施低通滤波后与被测信号比较的方法,实现模/数转换,避免了高精度模/数转换器模拟电路设计的复杂性,并可达到较高的精度.该方法采用快速搜索算法后可进一步提高转换速度,且可方便地由单片机、DSP,FPGA等实现,还可为芯片集成提供有益的方法.     

一种基于FPGA的真随机数发生器设计与实现

设计并实现了一种基于FPGA的真随机数发生器,利用一对振荡环路之间的相位漂移和抖动以及亚稳态作为随机源,使用线性反馈移位寄存器的输出与原始序列运算作为后续处理。在Xilinx Virtex-5平台的测试实验中,探讨了振荡器数量以及采样频率等参数对随机序列的统计特性的影响。测试结果表明本设计产生的随机序列能够通过DIEHARD测试,性能满足要求。由于仅使用了普通逻辑单元,使得本设计能够迅速移植到ASIC设计,大大缩短了开发周期。     

一种适用于DC-DC变换器的新型混合式数字脉宽调制器

提出了一种新型的适用于DC-DC变换器的混合式数字脉宽调制器.该脉宽调制器基于混合环路振荡器/计数器的结构.与已有的延迟线/计数器结构相比,由于该数字脉宽调制器采用了温度/工艺补偿技术和一种新型的数字控制器,使其不仅可为DC-DC变换器提供一个不随温度/工艺角变化的时钟,而且可以工作在更高的时钟频率,适用于高频应用场合.后仿结果表明该混合式数字脉宽调制器工作的时钟频率町达到156.9MISIz,并且在0～100℃的温度范围内及所有工艺角下的最大偏移只有±9.4%.     

Hybrid DPWM implementation using coarse and fine programmable ADLL

In the paper we propose a novel architecture and implementation of 11-bit Digital Pulse Width Modulator (DPWM) circuit based on previously known building blocks. Linearized Class-AD Double-sided (LADD) algorithm has been used to calculate the DPWM signals of the 11-bit resolution hybrid DPWM for a Class-AD digital audio amplifier. Noise-shaping process is used to support high fidelity with practical values of time resolution. The proposed DPWM circuit is composed of 8-bit counter and Analog Delay Locked Loop (ADLL) using 4-bit tapped delay line. A dual ADLL employing coarse and fine programmable delay element is used to adjust the delay time of delay line and lock it to required time. The coarse- as well as fine-delay lines are implemented as a cascade of variable-delay elements based on shunt capacitor delay element or single-ended Schmitt trigger. The proposed 11-bit DPWM circuit, at a switching frequency of 352.8 kHz and clock generator frequency of 90.3 MHz allows us to attain SNR of 120 dB and THD of the output signal less than 0.1% within the audio baseband and modulation index M=0.95. Basic verification of circuit manufacturability and simulation results (Monte Carlo analysis) for real CMOS process are presented.     

一种适用于DC-DC变换器的新型混合式数字脉宽调制器

提出了一种新型的适用于DC-DC变换器的混合式数字脉宽调制器.该脉宽调制器基于混合环路振荡器/计数器的结构.与已有的延迟线/计数器结构相比,由于该数字脉宽调制器采用了温度/工艺补偿技术和一种新型的数字控制器,使其不仅可为DC-DC变换器提供一个不随温度/工艺角变化的时钟,而且可以工作在更高的时钟频率,适用于高频应用场合.后仿结果表明该混合式数字脉宽调制器工作的时钟频率町达到156.9MISIz,并且在0～100℃的温度范围内及所有工艺角下的最大偏移只有±9.4%.     

基于二分校准的混合型数字脉宽调制器

提出了一种基于混合型数字脉宽调制器(HDPWM)的带延迟线二分法校准机制的新电路结构,能有效地提高DPWM的线性度。详细介绍了混合型DPWM的工作原理,阐述了基于二分法机制的自校准电路的整体结构。分析了该结构的后仿真结果,并与带延迟锁相环(DLL)结构的DPWM的后仿真结果相比较。在32 MHz的时钟下,该电路成功实现了开关频率为2 MHz的数字DC-DC变换器中的9-bit DPWM。该电路基于0.13μm 1.2V CMOS工艺实现,最大差分非线性(DNL)仅为0.136 LSB,积分非线性(INL)为0.15 LSB。     

OFDM中的混合QAM-TCM设计与实现

在高速率的OFDM设计中,MQAM-TCM调制已被广泛采用。本文提出了一种适用于OFDM的混合 QAM-TCM设计,并对两种不同的实现方案与MQAM-TCM进行了仿真比较,结果表明混合QAM-TCM的性能优于 MQAM-TCM。     

Analysis of Process-Dependent Maximal Switching Frequency, Choke Effect, and Its Relaxed Solution in High-Resolution DPWM

This letter uses the fanout-of-4 (FO4) metric to analyze the semiconductor process (SP) dependent maximal switching frequency (MSF) of a digital pulsewidth modulator (DPWM). After discussing the choke effect in a self-oscillating hybrid (SOH) DPWM and its impact on MSF, this letter further shows that separating the voltage-controlled oscillator (VCO) and the delay mux line is an effective way to relax the choke effect so that the MSF in the SOH could be almost doubled, together with 10%–20% power saving. Taking a low-cost AMI06 SP and 9-bit-resolution specification as an example, this letter predicts that 8 MHz switching frequency could be achieved with the proposed SOH. The SOH chip was custom-designed and fabricated in a 0.703 ${rm mm}^{2}$ die via the metal oxide semiconductor implementation service (MOSIS) educational program. The chip test demonstrated that the MSF is 7.4 MHz with 1.07 mA power consumption, and the adjustable switching frequency range is from 1.8 to 7.4 MHz.      

一种低功耗高分辨率可编程增益放大器的设计

该文设计了一种用于零中频接收机的低功耗高分辨率可编程增益放大器。该放大器采用源级电阻负反馈结构,利用跨导增强技术提高了放大器的线性度,并加入补偿电容扩展了带宽,实现了低功耗设计。该可编程增益放大器采用0.25μmCMOS工艺,仿真结果表明,在0.5pF负载电容的情况下,放大器增益动态的范围是0～62dB,2.5V供电电压下最大功耗为2.2mW,增益分辨率达到0.25dB,带宽10MHz,0dB增益时输入三阶交调点为17.9dBm。     

基于FPGA的混合扩频发射机设计与实现

以Alter公司的FPGA为硬件平台,以QuartusⅡ为设计工具,来实现该直扩/跳频混合发射系统。顶层采用图形设计方式,各个模块均采用Verilog语言进行设计。编码模块采用了RS（255,223）码与卷积码（2,1,7）相结合,扩频模块采用GOLD码序列进行扩频,调制模块采用MSK调制。仿真结果表明：各个仿真模块均满足设计的要求,整个系统输出稳定无毛刺,达到了预期的效果。