一个新颖的用于CT0标准的数字收发器

介绍了一种新颖的用于CT0无绳电话标准的数字收发器.该收发器采用数字调制和解调技术来进行数据传输,取代了传统的模拟调制解调方式.在发射机中,使用小数分频锁相环实现了CPFSK调制;为了减小占用带宽,使用了2RC整形技术.在接收机中,使用了一种新颖的数字解调方法实现2RC CPFSK信号的解调.该芯片采用SMIC 0.35μm混合信号工艺实现,芯片尺寸为2mm×2mm.使用片外的低噪声放大器,该芯片的接收灵敏度可达-103dBm.     

磁悬浮车地通信中频调制器的设计与实现

从38 GHz磁悬浮车地通信系统要求和FSK调制的原理出发,分析了连续相位频移键控(CPFSK)信号的特征,通过简单、实用的锁相调制技术实现了CPFSK调制方案。该调制器已成功用于38 GHz磁悬浮车地通信系统中,实现了对速率最高达15 Mb/s的数据和周期为1 ms,脉宽10~12μs的报头脉冲信号的调制,取得了良好的效果。     

C 波段低相噪锁相源的设计

本文详细介绍了一种高性能小数分频锁相跳频源的主要特点。它输出的C 波段捷变频信号带宽大于250MHz,相位噪声可达-105dBc/Hz（fm＝1kHz）,杂波抑制优于-70dBc,跳频时间小于80μs。该锁相源工作温度为-55～+70℃,体积98mm×72mm×15mm,并且通过了要求的各项环境试验考核,工作稳定。     

一种高速输出低抖动的全数字锁相环

提出了一种以小数分频锁相环作为数控振荡器的全数字锁相环架构.该设计具有输出频率高,抖动小等优点.该设计在UMC0.13μm CMOS工艺中实现,版图面积为0.2mm2,最高输出频率可以达到1GHz以上,测量的输出时钟抖动RMS值为32.36ps.     

一种低带内相位噪声的立体声FM合成器

研制一种低带内相位噪声的立体声FM频率合成器,该合成器基于小数分频锁相环技术,利用闭环方式对载波信号进行调制,显著提高系统的THD。采用CSMC0.5μm DPTM CMOS工艺对其设计,系统测试结果表明,立体声解调后SNR>70dB,THD<0.08,立体声分离度>40dB,最大带外辐射能量低于-90dBc/Hz。以上这些特性完全符合立体声发射机的要求。     

应用于时钟发生器的小数分频电路设计

随着集成电路技术的迅猛发展,小数分频频率综合器已经广泛应用于通信系统中;芯片内对于时钟信号的稳定性以及分辨率的要求也越来越高,提高时钟信号的稳定性和分辨率是目前时钟发生器研究的重点。本文提出了一种高分辨率,高稳定性的小数分频器。首先依据延迟锁相环（DLL）实现小数分频的优势,提出了具有16位时钟输出的DLL结构,其次对比有源移相器实现相位内插的传统方法,提出了一种新型相位内插电路结构,最后结合数字算法控制单元控制DLL以及相位内插器电路,最终实现了输出稳定具有1/28分辨率的时钟信号。本设计采用中芯国际（SMIC）130nmCMOS工艺,电源电压为1.2V,输入信号时钟频率为200～400MHz。在200MHz输入频率下,整数分频为3,小数位为0.9375时,可实现对输入信号的3.9375分频,仿真输出平均分频为3.93778,频率误差在有限仿真时间和有限仿真精度内基本与设置的分频比基本一致。     

S频段锁相频率合成器的设计

介绍了小数式锁相频率合成器的设计方法及相关理论,分析了影响锁相环相位噪声的主要因素并设计了环路滤波器和Wilkinson功率分配器。由实验结果可知,小数式锁相频率合成器具有很好的相位噪声和较高的频率分辨率。     

S/U双波段小数分频锁相环型频率合成器设计

提出了一种覆盖S/U双波段的小数分频锁相环型频率合成器.该频率合成器采用一种新型多模分频器,与传统的小数分频频率合成器相比具有稳定速度快、工作频率高和频率分辨率高的优点.该锁相环采用了带有开关电容阵列(SCA)的LC-VCO实现了宽频范围,使用3阶MASH△-∑调制技术进行噪声整形,降低了带内噪声.设计基于TSMC 0.25 μm 2.5 V 1P5M CMOS工艺实现.测试结果表明,频率合成器频率范围达到2.450～3.250 GHz;波段内偏离中心频率10 kHz处的相位噪声低于-92.5 dBc/Hz,1 MHz处的相位噪声达到-120 dBc/Hz;最小频率分辨率为13 Hz;在2.5 V工作电压下,功耗为36 mW.     

基于高阶单比特调制器的频率综合器

本文介绍了高阶单比特调制器在小数分频频率综合器中的应用.普通小数分频频率综合器容易产生很大的杂散频率,采用调制器可以有效消除杂散频率降低相位噪声.由于多比特MASH结构的非线性,这里采用单比特高阶调制器(CIFB),最后提出实现电路.     

基于ΣΔ调制技术的CPFSK调制芯片设计

采用ΣΔ调制技术的小数分频频率合成器设计了CPFSK调制电路,对调制电路的原理以及噪声性能进行了细致的分析。芯片集成了2RC波形成形电路、三阶单级ΣΔ调制器、双模分频器、鉴频鉴相器、电荷泵和压控振荡器,在四电平2RC-CPFSK调制时,16kHz的带宽内可以实现25.6kbps的信息速率传输。电路采用0.35μm标准CMOS工艺实现,调节片外电感,芯片最高工作频率可以到200MHz。     

A Single-Chip CMOS Transceiver Front-End for DCS-1800 Wireless Communications

This work describes the design and realization of a low voltage single-chip wireless transceiver front-end in a standard 0.25 m CMOS technology. The presented prototype integrates the LNA, down-converters, VCO, quadrature generator, up-converter and pre-amplifier on a single die. A high level of integration is achieved by using a low-IF topology for reception, a direct quadrature up-conversion topology for transmission and an oscillator with on-chip integrated inductor. The final objective of this design is to develop a complete transceiver system for wireless communications at 1.8 GHz that can be built with a minimum of surrounding components: only an antenna, a duplexer, a power amplifier and a baseband signal processing chip. The presented circuit consumes 240 mW from a 2.5 V supply and occupies a die area of 8.6 mm².     

应用于802.11b无线局域网的单芯片低功耗CMOS收发机

A single-chip low-power transceiver IC operating in the 2.4 GHz ISM band is presented. Designed in 0.18μm CMOS, the transceiver system employs direct-conversion architecture for both the receiver and transmitter to realize a fully integrated wireless LAN product. A sigma-delta （∑△） fractional-N frequency synthesizer provides on-chip quadrature local oscillator frequency. Measurement results show that the receiver achieves a maximum gain of 81 dB and a noise figure of 8.2 dB, the transmitter has maximum output power of -3.4 dBm and RMS EVM of 6.8%. Power dissipation of the transceiver is 74 mW in the receiving mode and 81 mW in the transmitting mode under a supply voltage of 1.8 V, including 30 mW consumed by the frequency synthesizer. The total chip area with pads is 2.7 × 4.2 mm^2.     

A Novel Architecture for Programmable Fractional-N PLL

In this paper, a novel architecture for programmable fractional-N PLL is proposed. Unlike the conventional fractional-N PLL, it does not need any input data word to meet step size requirement. It features programmability in step sizes. The ratio of the externally controlled counter values sets the step size and thus step size is not limited by fixed hardware. A flow chart is provided to understand the operation of the various counters used in the proposed architecture. A behavioral modeling approach is attempted to perform overall system simulation using Hspice. A 2.4 GHz fractional-N PLL prototype is demonstrated using 0.35 μm CMOS process and test results are provided. It has step sizes of the values of integer multiples of 50 kHz. The main contributions include: (i) Novel architecture, and (ii) Prototype implementation, all for programmable fractional-N PLL. Unlike the most PLLs, the proposed PLL system is amenable to behavioral system simulation using Hspice.     

多通道高速数字收发设计

雷达系统小型化的发展趋势要求收发分系统不断提高集成度以减小设备体积。文中介绍了一种多通道高速数字收发模块的设计方法,在一个模块上同时实现16通道射频波形产生和16通道中频采集功能。波形产生基于数字直接合成方式,工作频率1.6 GHz,可直接输出射频波形,波形控制参数可通过光纤接口调节。中频采样使用多通道模数转换器芯片实现,阻抗匹配电路保证了模数转换的性能。测试表明:模块性能指标满足系统使用需求,且已成功应用于某雷达系统中。     

A 900 MHz Zero‐IF RF Transceiver for IEEE 802.15.4g SUN OFDM Systems

This paper presents a 900 MHz zero‐IF RF transceiver for IEEE 802.15.4g Smart Utility Networks OFDM systems. The proposed RF transceiver comprises an RF front end, a Tx baseband analog circuit, an Rx baseband analog circuit, and a ΔΣ fractional‐N frequency synthesizer. In the RF front end, re‐use of a matching network reduces the chip size of the RF transceiver. Since a T/Rx switch is implemented only at the input of the low‐noise amplifier, the driver amplifier can deliver its output power to an antenna without any signal loss; thus, leading to a low dc power consumption. The proposed current‐driven passive mixer in Rx and voltage‐mode passive mixer in Tx can mitigate the IQ crosstalk problem, while maintaining 50% duty‐cycle in local oscillator clocks. The overall Rx‐baseband circuits can provide a voltage gain of 70 dB with a 1 dB gain control step. The proposed RF transceiver is implemented in a 0.18 μm CMOS technology and consumes 37 mA in Tx mode and 38 mA in Rx mode from a 1.8 V supply voltage. The fabricated chip shows a Tx average power of ?2 dBm, a sensitivity level of ?103 dBm at 100 Kbps with , an Rx input P_1dB of ?11 dBm, and an Rx input IP3 of ?2.3 dBm.     

MICRF005无线收发器的原理和应用

MICRF005芯片是Micrel公司生产的一种高速无线UHF收发器，是一款单芯片OOK收发器，可用于远距离低功率无线设备中单向和双向无线连接。MICRF005采用“天线输入，数据输出”工作方式，所有RF和IF调谐均可在集成电路内自动完成，因此具有很高的可靠性和极低的功耗。文中介绍了MICRF005的主要特点、结构原理和引脚功能，最后给出了它的应用电路。     

一种用于Bluetooth发接器的倍频式VCO

介绍了一种适用于 Bluetooth发接器的 ,可以单片集成的倍频式压控振荡器 ( VCO)。这种 VCO由两部分组成 ,主 VCO的振荡频率是所需本振频率的一半 ,然后采用“注入锁频”原理对主 VCO的振荡频率进行倍频以产生本振信号。主 VCO和倍频电路都使用了片上集成螺旋电感 ,调谐用的变容元件使用 PMOS晶体管实现。经过版图设计和后仿真 ,在 TSMC0 .35 μm数字 COMS工艺 ,3.3V电源电压下 ,该 VCO在 2 .4GHz中心频率附近可以达到的相位噪声指标为 -1 2 5 d Bc/Hz( 60 0 k Hz) ,在输出摆幅为 60 0 m Vp- p时 ,功耗为 2 2 m W。     

蓝牙无线收发器T2901及其应用

T2901是ATMEL公司生产的蓝牙无线收发器，它采用TEMIC半导体先进工艺制造，可应用于2．45GHz ISM频带。文中介绍了T2901的结构特点、引脚排列和工作原理，并在最后给出了其典型应用电路。