实现可靠计算的容错网格结构

由于网格资源的分布性。流动性和异构性，计算故障在网格计算环境中发生的概率比传统机群系统要高．而且结点故障的发生具有不确定性，检测和恢复更加困难。为了在网格计算环境中实现应用程序的可靠执行，提出了一种基于分布式错误检测技术的容错网格体系结构，研究了在结点故障、网络故障和进程故障时，应用程序恢复执行的方法。针对网格环境下上述三种故障发生的特性，研究了不同的应用程序恢复执行机制，其目标是以较小代价获得应用的可靠执行。     

基于CPLD的容错存储器的设计实现

分析了存储器产生错误的原因 ,提出了提高其可靠性的有效途径。结合航天计算机可靠性增长计划 ,给出了一套利用纠检错芯片对其进行容错的方案 ,并给出了通过 CPL D器件实现的仿真结果。最后对容错存储器的可靠性进行了分析。     

一种高可靠的容错系统设计实现

面对各种重要工作领域提出的要求,如航空航天、银行及电厂所要求的高安全行业,都对使用到的电子系统提出了更高的安全性要求.容错计算机的出现,进一步取代双机热备产品,出现在了高安全领域,从此掀开了高安全性电子设备的新篇章.设计一种高可靠的容错计算机,可应用于如航空航天、列车、银行及电厂所要求的高安全行业.     

一种高可靠、高安全性系统一三取二计算机系统

根据容错理论，着重阐述了三取二计算机系统的基本组成和工作原理，分析了影响三取二计算机系统安全、可靠性的一些关键因素，说明了在开发三取二计算机系统过程中所采用的改善和提高安全、可靠性的措施。     

扩展三值纠一检二码原理与设计

本文在三值汉明码一位检错纠错研究工作的基础上,对三值汉明码的检错纠错方法进行进一步研究.给出了扩展三值汉明码的形式,通过对扩展三值汉明码的错误分析获得了一位纠错和二位检错原理,给出了扩展三值汉明码的纠错码表,根据纠错码表提出了一位纠错方法,给出了基于三值光学计算机的扩展三值汉明码检错纠错概念结构图和功能部件,为检错纠错系统的光学设计提供一种途径.     

利用冗余进程实现MPI程序错误检测

关注MPI并行程序的运行时错误检测,提出了一种基于冗余进程的检错方法REDReP,能够检测MPI并行程序在运行过程中由于硬件故障导致的数据错误.介绍了REDReP的基本思想,讨论了一些关键问题,最后给出了实验结果,表明REDReP具有较低的检错开销.     

一种高可靠、高安全性系统--三取二计算机系统

根据容错理论 ,着重阐述了三取二计算机系统的基本组成和工作原理 ,分析了影响三取二计算机系统安全、可靠性的一些关键因素 ,说明了在开发三取二计算机系统过程中所采用的改善和提高安全、可靠性的措施     

DICE型D触发器三模冗余实现及辐照实验验证

分析了三模冗余(TMR)型D触发器和双互锁存储单元(DICE)型D触发器各自的优点和缺点,基于三模冗余和双互锁存储单元技术的(TMRDICE)相融合方法,设计实现了基于双互锁存储单元技术的三模冗余D触发器。从电路级研究了TMRDICE型D触发器抗单粒子翻转的性能,与其他传统类型电路结构的D触发器进行了抗单粒子翻转性能比较,并通过电路仿真和辐照实验进行了验证。仿真结果表明,TMRDICE型D触发器的抗单粒子翻转性能明显优于传统的普通D触发器、TMR型D触发器和DICE型D触发器。辐照实验结果表明,TMRDICE型D触发器具有最小的翻转截面。     

高可靠混合开关电源的设计与实现

介绍了高可靠混合开关电源的设计及实现过程,举例论述了如何进行开关电源的可靠性设计和控制产品的生产过程,确保产品的可靠性等级达到H级要求。对线路和主要电参数进行了仿真,建立了可靠性模型,并进行了设计、试验和生产等一系列的相关工作,为以后研制更高质量等级的变换器奠定了基础。     

基于FPGA的高可靠性SDRAM控制器设计与实现

为了实现空间电磁环境中数据缓存,提出了一种采用FPGA设计具有高可靠性的SDRAM控制器方案.该控制器采用自顶向下的模块化设计,包括顶层控制和底层驱动两层状态机,并且通过上电自校验和关键控制模块三模冗余提高其可靠性.在此基础上,完成了控制器的FPGA硬件实现和测试.测试结果表明,该设计方案具有很高可靠性和可移植性,对应...     

基于模拟的故障注入技术在高可靠处理器的应用

高可靠处理器在设计过程中,需要在不同阶段采用适当的故障注入技术,对其可靠性进行验证和评估.以LEON3高可靠处理器中的TMR(Triple Module Redundancy)flip-flop为例,使用基于模拟的故障注入技术对高可靠处理器进行故障注入.通过实验表明,采用此类故障注入技术,可以在设计前期对加固设计的可靠性进行快速验证,缩短开发周期,降低验证成本.     

FPGA三模冗余工具的关键技术与发展

SRAM型现场可编程门阵列(FPGA)在空间辐射环境中容易受到单粒子效应的影响,从而发生软错误,三模冗余技术(TMR)是目前使用最广泛的缓解FPGA软错误的电路加固技术。该文首先介绍了三模冗余技术研究现状,然后总结了三模冗余工具常用的细粒度TMR技术、系统分级技术、配置刷新技术、状态同步技术4项关键技术及其实现原理。随着FPGA的高层次综合技术愈发成熟,基于高层次综合的三模冗余工具逐渐成为新的研究分支,该文分类介绍了当前主流的基于寄存器传输级的三模冗余工具,基于重要软核资源的三模冗余工具,以及新兴的基于高层次综合的三模冗余工具,最后对FPGA三模冗余工具的未来发展趋势进行了总结与展望。     

Research on the packing algorithm for anti-SEU of FPGA based on triple modular redundancy and the numbers of fan-outs of the net

Static Random Access Memory （SRAM） based Field Programmable Gate Array （FPGA） is widely applied in the field of aerospace,whose anti-SEU （Single Event Upset） capability becomes more and more important.To improve anti-FPGA SEU capability,the registers of the circuit netlist are tripled and divided into three categories in this study.By the packing algorithm,the registers of triple modular redundancy are loaded into different configurable logic block.At the same time,the packing algorithm considers the effect of large fan-out nets.The experimental results show that the algorithm successfully realize the packing of the register of Triple Modular Redundancy （TMR）.Comparing with Timing Versatile PACKing （TVPACK）,the algorithm in this study is able to obtain a 11％ reduction of the number of the nets in critical path,and a 12％ reduction of the time delay in critical path on average when TMR is not considered.Especially,some critical path delay of circuit can be improved about 33％.     

一种高性能FFT处理器的VLSI结构设计

针对高速数字信号处理的特点,研究了一种高性能FFT处理器的硬件结构。计算单元采用基4并行算法,使得基4碟形运算可以在一个时钟周期内完成,极大地提高了计算速度。根据该硬件结构,使用硬件描述语言和采用自顶向下的设计方法,完成了FFT处理器的电路设计。经硬件验证,达到设计要求。在系统时钟频率为100MHz时,1024点复数FFT的计算时间为12.8μs。     

基于龙芯LA132软核处理器的宇航级SoPC设计

针对现有星载计算机主控系统灵活性差和在空间辐射环境中存在单粒子翻转等问题,设计了一种灵活性强、可靠性高、自主可控的宇航级片上可编程系统(System-on-Programmable-Chip, SoPC)。该系统将龙芯LA132软核处理器应用于航天领域,降低了星载计算机主控系统的体积。为系统存储单元设计实现了一种基于矩阵算法的RS(8,4)码,可在无延迟的情况下实现错误检测与纠正功能,增强了系统的可靠性。测试结果表明,该SoPC系统在Xilinx KCU105硬件平台上可实现单周期内对两个错误符号的检测与纠正,满足宇航级安全性与可靠性的需求,为星载计算机主控系统的小型化提供了一种新的解决方案。     

基于低硬件复杂度、高速CORDIC的SVD模块设计与实现

为降低实现高阶矩阵SVD时的硬件复杂度和计算延时,本文改进了CORDIC迭代结构,设计了一种用于SVD的低硬件复杂度、高速CORDIC计算单元.本文以2×2矩阵为例,基于XilinxVirtex6硬件平台设计并实现了使用优化后CORDIC计算单元的SVD模块,在19bit位宽下吞吐率达25.9Gbps.对比Xilinx IP core中同类模块,本文设计节省27.6%寄存器,27.7%查找表,实时性提高14%.对高阶矩阵,本文给出资源消耗趋势曲线,可证明优化后CORDIC计算单元能降低16阶矩阵SVD模块约40%的硬件复杂度.     

处理器可靠性约束的电压频率岛NoC能耗优化

该文针对支持电压频率岛的NoC能耗优化问题,提出了基于电压频率岛划分、分配以及任务映射的能耗优化方法。该方法通过基于处理器可靠性约束的电压频率岛划分,降低了处理器能耗;利用近凸区域选择的电压频率岛分配策略,减少了不同电压岛间复杂路由器的个数;借助量子粒子群算法优化了NoC映射,降低了系统的通信能耗。实验结果表明,该文算法在满足NoC处理器可靠性要求的前提下,可显著降低NoC系统能耗。     

基于SHARC数字脉压系统的设计与实现

详细介绍了采用两片浮点DSP ADSP21062实现某舰载雷达所需要完成的舰速补偿、反异步干扰和脉冲压缩的系统研制。通过采用分段匹配滤波的方法，极大地节约了时间和空间。与完成同样功能采用单片TMS320C6701的设计相比，本设计具有外围电路简单、系统调试容易等优点。     

一种超小型AES专用处理器的FPGA实现

提出一种基于FPGA的专用处理器设计.它是用于高级加密标准的超小面积设计,支持密钥扩展(现在设计为128位密钥),加密和解密.这个设计采用了完全的8位数据路径宽度,创新的字节替换电路和乘累加器结构,在最小规模的Xilinx Spartan II FPGA芯片XC2S15上实现了一个高级加密标准AES的专用处理器,使用了不到60%的资源.当时钟为70MHz时,可以达到平均加密解密吞吐量2.1Mb/s.主要应用在把低资源占用,低功耗作优先考虑的场合.     

多通道高速HDLC处理器的设计与实现

本文详述了由一个具有分时处理能力的HDLC处理器对128逻辑通道数据进行高速、并行、实时处理的设计与实现过程,并讨论了其实现关键技术,给出了系统中关键结点的功能仿真波形图.