基于AMBA总线的DMA控制器IP核设计

本文介绍了一种基于AMBA快速总线--AHB总线的32位DMA控制器的设计,该设计与ARM公司的PrimCell(R)相比,有更小的面积,更优的性能,可以用于作为各种芯片内DMA控制器的参考设计.     

基于AHB总线的DMA控制器的实现与应用

通过对AMBA2．0总线结构的介绍以及AHB总线的分析,结合在第三代移动通信终端基带芯片的开发和设计的实际应用,给出了在AHB总线上设计实现DMA控制器的一种方法,并用硬件描述语言（Verilog HDL）实现对DMA控制器的设计,同时用仿真工具进行了仿真分析,并通过可编程逻辑器件（FPGA）完成对设计的验证,形成完整可复用的IP软核,最后该设计成功应用于第三代移动通信终端基带芯片。     

基于AHB总线的DMA控制器的实现与应用

本文通过对AMBA2.0总线结构的介绍以及AHB总线的分析,结合在第三代移动通信终端基带芯片的开发和设计的实际应用,给出了在AHB总线上设计实现DMA控制器的一种方法,并用Verilog HDL（硬件描述语言）实现对DMA控制器的设计,同时用仿真工具进行了仿真分析,并通过可编程逻辑器件（FPGA）完成对设计的验证,形成完整可复用的IP软核,最后该设计成功应用于第三代移动通信终端基带芯片。     

PCI总线主控制器IP的设计

本文讨论一个PCI总线主控制器IP核的设计与验证，描述了该IP核的控制通路和数据通路设计、电路的功能仿真、综合以及验证等过程。结果表明，该IP核在功能和时序上符合PCI技术规范2．2版本，达到了预定的目标。     

一种高性能SD/TF卡控制器IP核设计

设计了一种高性能SD/TF卡控制器IP核.该IP核采用AMBA总线作为主控制器的接口,基于SD2.0技术规范.采用Synopsys公司的design compiler工具,基于SMIC0.35微米工艺库,完成了ASIC平台的综合.DC综合结果表明,本文所提出的SD/TF卡控制器可工作在57MHz,面积仅为3.5万门.     

一种SD卡控制器的硬件实现

通过分析SD卡物理层规范,设计了一种采用SD总线的SD卡控制器,该控制器可以实现对于SD卡的基本控制,如:初始化SD卡、读写数据、擦除数据等操作.该控制器应用于一款采用AMBA总线的多媒体SoC芯片.该设计采用硬件描述语言(Verilog)实现,利用SYNOPSYS公司的EDA工具(VCS和DC)对该控制器进行仿真、综合,最后采用FPGA验证控制器功能正确性.本文阐述了该控制器的设计思路、模块划分以及每个模块的具体设计,最后给出仿真、综合以及FPGA验证的结果.     

一种应用于高性能DSP的RapidIO控制器IP

本文介绍了针对高性能DSP的Rapid IO控制器IP应用及集成。该控制器IP支持Rapid IO标准协议版本2.2,包含完整的三层体系结构及应用层接口逻辑。控制器IP配置总线和数据总线采用标准的AMBA总线接口,向用户开放多个可配置的Master和Slave端口。     

千兆以太网交换控制器IP的设计实现

实现了一种五端口三速以太网交换控制器IP的SoC体系架构,介绍了SoC架构中各关键模块的实现方案,提出了一种基于链式DMA的高效共享缓存结构的工作机制和体系架构,实现了以太网交换控制器高带宽、低延时的数据传输.FPGA系统验证结果表明提出的架构具有较低开销下的最高930.5Mbps的高速无阻塞线速转发的能力,并完成了该以太网交换控制器IP的SoC物理实现.     

USB2．0设备控制器IP核的设计与验证

文中设计了一种符合USB2.0规范并具有AHB接口的USB设备控制器IP核.首先根据功能将设备控制器划分成多个独立的子模块,并详细介绍了各个子模块的结构和设计方法;最后使用Verilog HDL硬件描述语言完成RTL代码,为所设计的IP核建立了仿真环境和FPGA硬件验证环境.该设备控制器能够完成全速和高速传输模式以及4种传输方式:控制传榆、批量传输、中断传输、同步传输,并且支持挂起和远程唤醒的功能,这些功能在FPGA上得到了验证,可适用于各种USB设备类的开发.     

多核共享存储控制器中AMBA-AHB总线接口的设计

在基于IP复用的SOC设计中,片上总线作为SOC系统集成的互连结构,负责各种移植IP之间的正常通信.片上总线作为各设计模块通信的桥梁,成为了SOC设计中的关键问题.基于AMBA Rev2.0 AHB-Lite 总线协议,通过在存储控制器与AHB总线之间设计AMBA接口,实现系统专用网络据数处理引擎PE与嵌入式通用处理器...     

一种嵌入式USB2.0主机控制器IP核的研究与设计

用硬件描述语言verilog HDL设计实现了一种嵌入武USB2.0主机控制器IP核,简要介绍了嵌入武USB主机设计背景,重点描述了USB主机控制器IP核的结构划分和各模块的设计分析,最后给出了nc-verilog功能仿真方案以及FPGA验证方案.通过nc-verilog功能仿真及FPGA验证表明,此lP核可以作为一个独立模块应用到嵌入式系统中.     

一种适合SOC的时钟控制器IP核

随着集成电路系统的规模和复杂性的不断提高，基于IP核的SOC系统的设计已被广泛采用。与此同时，电路测试的难度不断增大，对电路的可测性设计也提出了更高的要求。文章介绍了应用于嵌入式系统的16住时钟控制器(Timer Control Unit)的IP核设计，设计中采用了JTAG可测性设计电路。     

一种基于CPCI总线的红外图像采集卡

红外目标识别系统中，需要实时采集红外传感器的图像数据。本文描述了一种基于CPCI总线的红外图像数据采集卡。此卡采用CPCI总线控制器中FIFO通道的DMA方式进行高速图像数据传输，保证了数据传输的实时性和准确性，满足了系统对大数据量的存储要求。此采集电路对于多种红外传感器具有良好的兼容性，在实地采集数据中得到了良好的原始红外图像数据。     

10G以太网--一种新的广域网传输技术

10G以太网是最新的高速以太网技术，与传统以太网相比，其明显的改进是提出了广域网物理层，使得以太网的应用范围从局域网扩展到城域网和广域网。由于10G以太网不但能满足数据通信一能的要求，而且还解决了传统以太网不能提供高质量多媒体应用所需的QoS的问题，且性能优良，传输容量大，安装简单，因此有着广阔的发展前景。介绍了10G以太网协议分层模型和10G以太网的具体优势、广域网物理层以及广域网组网方案。     

一种嵌入式NOR Flash控制器IP的设计

当前,嵌入式Flash广泛应用于嵌入式系统领域,便于系统进行软件在线更新和系统维护。嵌入式NOR Flash可以"嵌入"在芯片中作为高速缓存,对于提升芯片整体性能作用明显。传统的嵌入式NOR Flash不具备测试接口,在芯片出现工作异常时不便于对整个芯片进行故障诊断。设计并实现了一种具有片上可测试功能的嵌入式NOR Flash控制器IP。控制器主要分为控制模块与测试模块两个部分,分别对两个模块进行分析设计。经过仿真验证,控制器可以实现对NOR Flash的正常操作与片外测试功能,达到了设计目标。     

10Gbit/s并行光收发模块在万兆以太网的应用

介绍了万兆以太网技术(10 gigabit ethernet technology).万兆以太网使用以太网结构实现10Gbit/s点对点传输,距离可达到40km,使以太网的应用从局域网扩展到城域网和广域网.重点介绍了万兆以太网的功能结构、分层结构、物理传输介质和甚短距离(very short reach)网络传输的并行光传输系统在万兆以太网方面的应用.     

10Gbit/s并行光收发模块在万兆以太网的应用

介绍了万兆以太网技术（10 gigabit ethernet technology) . 万兆以太网使用以太网结构实现10Gbit/s点对点传输，距离可达到40km，使以太网的应用从局域网扩展到城域网和广域网. 重点介绍了万兆以太网的功能结构、分层结构、物理传输介质和甚短距离（very short reach）网络传输的并行光传输系统在万兆以太网方面的应用.     

一种高速USB设备控制器IP核的设计与实现

文章首先分析USB2．0协议，然后介绍基于该协议的一种设备控制器IP核设计实现，着重分析了设计中的几个问题并提出相应的解决方案，最后简单介绍了IP核的系统验证。     

一种低功耗高效率的AHB-AXI双总线结构联合Cache的IP设计

Cache作为处理器和系统总线之间的桥梁,是芯片功耗的主要来源,低功耗Cache设计在嵌入式芯片设计中具有重要意义.传统Cache设计一般依赖于特定体系结构,难以在不同的系统中进行集成,通用性差.本文提出了一种低功耗高效率的AHB-AXI双总线结构联合Cache的IP设计.实验结果显示,本设计可以显著降低Cache功耗和提高系统性能.     

可配置总线接口USB控制器IP核的设计与实现

设计并实现了USB1．1器件IP软核、固核和硬核。详细介绍了USB IP软核的设计和验证技术以及基于0．18μm标准单元的固核与硬核的实现方法。为了提高USB IP的可重用性，引入了总线适配器和可配置总线接口IP核的概念，设计了三种总线适配器。对USB IP核的可配置端点数及基于FPGA的三种总线适配器进行了性能分析和评价。