Displayport接口协议在FPGA上的实现

Displayport是视频电子标准协会(VESA)针对数字高清视频音频应用推出的一种串行数字接口,其传输速率高达10.8 Gbp/s.基于Altera公司的StratixIIGX系列FPGA,实现了接口的接收部分协议,对高速串并转换在FPGA上的实现,分数分频时钟合成给出了解决方案.     

TETRA空中接口协议分析与实现方案

本文首先主要描述了TETRA V＋D模式空中接口协议结构，然后介绍了TETRA V＋D模式空中接口协议在移动台中的实现方案。     

基于CDCE949的可控频率源设计与实现

针对频率源远程控制难问题,介绍了一种可由单片机控制的频率合成芯片CDCE949。其中频率的变化是通过单片机运用IIC总线技术将控制数据发送到CDCE949的控制寄存器内,从而合成相应的频率值。设备具有输出频率切换快速、频率分辨率和稳定度高等性能,能较好地满足远程控制频率源的需要。     

高速5端口寄存器文件的设计与实现

为了加快处理器对数据的存取速度,采用0.13μm、8层(A1)金属布线N阱COMS工艺设计实现了一款290ps读访问延迟、16字11位、4读1写的特殊寄存器文件.它应用在流处理器中,读操作是用差分灵敏放大器实现,和写操作共用一个时钟周期,当读写地址一致时,数据从旁路输出.本寄存器文件在频率为1GHz,1.2V,50℃的典型情况下经过多个周期的测试都可以准确地工作,平均功耗为14.75 mW,达到了高速低功耗的设计目标.     

多端口寄存器堆的低功耗设计方法

随着半导体工艺的飞速发展和芯片工作频率的提高,芯片的功耗迅速增加,导致芯片发热量的增大和可靠性的下降。因此,功耗成为集成电路设计中的一个重要考虑因素。寄存器堆作为微处理器的关键部件,为了满足其运算速度和指令级并行的流水线结构,高速和多端口读写成为发展的必然趋势,其低功耗设计对降低整个处理器的功耗具有重要的意义。读写位线、负载电容、灵敏放大器、时钟翻转等是影响寄存器堆总功耗的重要因素。针对各因素进行低功耗设计成为寄存器堆设计的关键。     

多接口协议转换器的设计与实现

随着工业控制的进一步发展,多个设备之间的信息共享和数据交换成为一种趋势,而目前常用的工控设备通信接口有RS-232、RS-485、CAN和网络,由于各接口协议不同,使得异构网络之间的操作和信息交换难以进行,通过多协议转换器可以将不同接口设备组网,实现设备间的互操作。本文介绍了以DS80C400微处理器为核心的多接口协议转换器的设计和实现。针对系统功能,着重对软件设计进行了分析。并提出利用JavaApplet和Socket（套接字）实现协议转换器的参数配置,该协议转换器已运用于某系统,试运行效果良好。     

PLC寄存器移位指令实现顺序控制

在工业控制领域中，顺序控制系统的应用很广，尤其在机械行业，几乎无例外地利用顺序控制来实现加工的自动循环，本文介绍一种运用PLC移位指令实现顺序控制的编程方法。     

高性能通用DSP寄存器扩展设计实现方法

本文提出一种高性能通用DSP扩展寄存器的设计及实现方法,该方法是我国自主研发的高性能通用DSP中实现寄存器堆扩展的一种新方法,其优点是在不影响现有指令集及指令机器码位宽的前提下,实现对处理器内部寄存器堆的成比例扩展。通过在我国自主研制DSP上的实际应用,证明了该扩展方法的有效性和实用性。     

基于脉冲寄存器的高性能低功耗电路设计实现

提出了一种高速低功耗脉冲寄存器的设计方法,并将其应用在高速DSP地址生成单元的设计中.仿真结果表明,文中提出的脉冲寄存器结构较传统的寄存器在速度、面积、功耗等指标上均有显著的提高.     

LTE-Uu接口协议栈中ASN.1模块的设计与应用

基于ASN.1及其UPER编码规则的理论,提出了LTE-Uu接口协议栈中ASN.1编解码模块的设计与应用方案.设计过程首先包含完整编译码所需信息的数据结构,并通过调用独立的编解码函数库,从数据结构中提取相应的参数完成解析.通过检验ASN.1编解码模块在协议一致性测试中的应用,该模块能够达到3GPP协议实际测试的要求.     

高速线性反馈移位寄存器的实现

线性反馈移位寄存器（ＬＦＳＲ）被广泛用于扩频通信，内建自测试和数字加密等许多领域。文中针对这一类电路的物理实现，提出了利用动态双边沿触发器实现高速线性反馈移位寄存器的一种新型结构。在不增加电路代价的前提下，获得了两倍于传统主－从铁速度，在此基础上，提出双相并行结构，从理论上分析，可得到最高的移位速度。     

一种改进的三态传输门寄存器的设计与实现

三态传输门正边沿主从寄存器,在单时钟系统中时钟重叠期间,会导致在非时钟上升沿期间采样,以及输出在负边沿发生变化.针对这一情况介绍了一种改进的三态门正边沿主从寄存器,避免上述的竞争情况,满足控制精度较高的场合使用,并在1st_Silicon 0.25μm 2.5V电压工艺下给出的瞬态仿真与版图实现.     

6端口CMOS寄存器堆设计

高性能超标量处理器完成多条指令并行,需要寄存器堆提供多端口、高速访问.本文介绍一个0.18μmCMOS工艺下的四读二写6端口寄存器堆的全定制设计,它采用改进的多端口存储器单元结构和基于NAND结构的低功耗译码器,并且设计了内部时钟生成部件来提高工作频率.寄存器堆通过功能验证和性能测试,可以工作在450MHz频率上,功耗为36mW,面积0.06mm2,参考综合结果具有高速、低功耗和面积小的特点.     

一种高速低功耗多端口寄存器堆的设计

通过使用特殊的存储单元,减小工作电流,设计了一种32×32 bit的1写8读9端口寄存器堆,读操作位线和写操作位线都实现了低摆幅,结合使用自复位地址译码电路、门限时钟和优化的时序控制电路等,实现了高速和低功耗的目标,并用SMIC 0.18μm工艺设计了全定制版图.在1.8V工作电压下用Hspice进行版图后仿真结果显示,写入时间为1.7ns,读取时间为1.32ns,时钟频率为500MHz时,9个端口同时工作的最大功耗为70 mW.     

电路穷尽测试的线性反馈移位寄存器系列

本文介绍了在Ｇａｌｏｉｓ域ＧＦ（２）上线性反馈移位寄存器的链接原理，并给出了一种高级数的线性反馈移位寄存器如何由低级数线性反馈移位寄存器构成的方法，以满足对具有不同输入端数目电路测试的要求。初步的实验结果表明，从８至２４级的线性反馈移位寄存器都可以由１至７级的线性反馈移位寄存器链接构成。     

一种高速低功耗多端口寄存器堆的设计

通过使用特殊的存储单元,减小工作电流,设计了一种32×32 bit的1写8读9端口寄存器堆,读操作位线和写操作位线都实现了低摆幅,结合使用自复位地址译码电路、门限时钟和优化的时序控制电路等,实现了高速和低功耗的目标,并用SMIC 0.18μm工艺设计了全定制版图.在1.8V工作电压下用Hspice进行版图后仿真结果显示,写入时间为1.7ns,读取时间为1.32ns,时钟频率为500MHz时,9个端口同时工作的最大功耗为70 mW.     

利用可编程器件设计移位寄存器

随着科学技术的发展 ,特别是微电子技术和计算机技术的发展 ,数字逻辑电路的实验手段也不断得到更新、完善和发展。从 80年代中期开始 ,可编程逻辑器件 (PLD)的出现让人们告别了在印刷电路板上拼凑大规模电路的时代。由于可编程逻辑器件与分立逻辑器件相比较具有速度快、容量大、功耗低、可靠性高等众多优点 ,因此被广泛用来取代分立元件逻辑实验。本文介绍一种利用可编程器件设计四位环形移位寄存器的方法。     

基于FIFO的循环移位寄存器实现方法

为了完成高频率下相关器的时分复用,相关器的低频输入数据须通过循环移位寄存器移位。提出了在FPGA中采用多级串联FIFO核实现循环移位寄存器。对上述方案进行FPGA仿真实验,经实测表明基于FIFO的循环移位寄存器工作稳定,能够实时地提供准确数据给时分复用相关器模块。