CMOS/SOI 4Kb SRAM总剂量辐照实验

研究了CMOS/SOI 4Kb静态随机存储器的抗总剂量辐照性能.CMOS/SOI 4Kb静态随机存储器采用1K×4的并行结构体系,其地址取数时间为30ns,芯片尺寸为3.6mm×3.84mm;在工作电压为3V时,CMOS/SOI 4Kb静态随机存储器抗总剂量高达5×105Rad(Si),能较好地满足军用和航天领域的要求.     

短沟道SOI MOSFET总剂量辐照效应模型

报道了一个含总剂量辐照效应的SOI MOSFET统一模型.该模型能自动计入体耗尽条件,不需要分类考虑不同膜厚时的情况.模型计算结果与实验吻合较好.该模型物理意义明确,参数提取方便,适合于抗辐照SOI器件与电路的模拟.     

SOI NMOS器件总剂量辐照退火特性分析

研究了在不同的温度和偏置条件下对SIMOX SOI MOSFET进行总剂量辐照的退火特性.结果发现,ON偏置时退火效应较显著,且高温时退火效应比常温时更明显.     

采用CoSi_2SALICIDE结构CMOS/SOI器件辐照特性的实验研究

讨论了CoSi2SALICIDE结构对CMOS/SOI器件和电路抗γ射线总剂量辐照特性的影响.通过与多晶硅栅器件对比进行的大量辐照实验表明,CoSi2SALICIDE结构不仅可以降低CMOS/SOI电路的源漏寄生串联电阻和局域互连电阻,而且对SOI器件的抗辐照特性也有明显的改进作用.与多晶硅栅器件相比,采用CoSi2SALICIDE结构的器件经过辐照以后,器件的阈值电压特性、亚阈值斜率、泄漏电流、环振的门延迟时间等均有明显改善.由此可见,CoSi2SALICIDE技术是抗辐照加固集成电路工艺的理想技术之一.     

CMOS/SOI 64-kB SRAM抗ESD实验

设计了一种SOI栅控二极管结构的ESD保护电路，并将其应用到64 kB SRAM电路上，进行了管脚摸底实验和电路的整体抗静电实验。通过实验，研完了ESD保护电路各项参数对ESD性能的影响。实验结果表明，这种结构的ESD保护电路的抗ESD能力达到了设计要求。     

CMOS／SIMOX倒相器的抗总剂量辐照特性

对条栅ＣＭＯＳ／ＳＩＭＯＸ倒相器在不同偏置条件下进行了＾６０Ｃｏγ射线的总剂量辐照试验，比较研究了ＰＭＯＳ、ＮＭＯＳ对倒相器功能的影响，发现ＮＭＯＳ抗总剂量副照性能比ＰＭＯＳ差，主要是ＮＭＯＳ引起器件功能的失效。     

采用CoSi2 SALICIDE结构CMOS/SOI器件辐照特性的实验研究

讨论了ＣｏＳｉ２ＳＡＬＩＣＩＤＥ结构对ＣＭＯＳ／ＳＯＩ器件和电路抗γ射线总剂量辐照特性的影响。通过与多晶硅栅器件对比进行的大量辐照实验表明,ＣｏＳｉ２ＳＡＬＩＣＩＤＥ结构不仅可以降低ＣＭＯＳ／ＳＯＩ电路的源漏寄生串联电阻和局域互连电阻,而且对ＳＯＩ器件的抗辐照特性也有明显的改进作用。     

CMOS／SIMOX例相器的抗总剂量辐照特性

对条栅ＣＭＯＳ／ＳＩＭＯＸ例相器在不同偏置条件下进行了６０Ｃｏγ射线的总剂量辐照试验，比较研究了ＰＭＯＳ、ＮＭＯＳ对倒相器功能的影响，发现ＮＭＯＳ抗总剂量辐照性能比ＰＭＯＳ差，主要是ＮＭＯＳ引起器件功能的失效。     

总剂量辐照加固的PDSOI CMOS 3线-8线译码器

报道了一种制作在SIMOX晶圆之上的总计量加固的2μm部分耗尽SOI CMOS 3线-8线译码器电路,其辐照特性由晶体管的阚值电压、电路的静态泄漏电流以及电流电压特性曲线表征.实验表明,该译码器的抗总剂量能力达3×105rad(Si),nMOS管和pMOS管在最坏情况下前栅沟道阈值漂移分别小于20和70mV,并且在辐照、退火以及后续追加辐照过程中无明显的泄漏电流增加,电路的功能并未退化.     

总剂量辐照加固的PDSOI CMOS 3线-8线译码器

报道了一种制作在SIMOX晶圆之上的总计量加固的2μm部分耗尽SOI CMOS 3线-8线译码器电路,其辐照特性由晶体管的阚值电压、电路的静态泄漏电流以及电流电压特性曲线表征.实验表明,该译码器的抗总剂量能力达3×105rad(Si),nMOS管和pMOS管在最坏情况下前栅沟道阈值漂移分别小于20和70mV,并且在辐照、退火以及后续追加辐照过程中无明显的泄漏电流增加,电路的功能并未退化.     

环栅CMOS/SOI的X射线总剂量辐射效应研究

采用硅离子注入工艺对注氧隔离(SIMOX)绝缘体上硅(SOI)材料作出改性,分别在改性材料和标准SIMOXSOI材料上制作部分耗尽环型栅CMOS/SOI器件,并采用10keVX射线对其进行了总剂量辐照试验。实验表明,同样的辐射总剂量条件下,采用改性材料制作的器件与标准SIMOX材料制作的器件相比,阈值电压漂移小得多,亚阈漏电也得到明显改善,说明改性SIMOXSOI材料具有优越的抗总剂量辐射能力。     

CMOS/SOI64Kb静态随机存储器

对一种 CMOS/ SOI6 4Kb静态随机存储器进行了研究 ,其电路采用 8K× 8的并行结构体系 .为了提高电路的速度 ,采用地址转换监控 ( Address- Translate- Detector,ATD)、两级字线 ( Double- Word- L ine,DWL)和新型的两级灵敏放大等技术 ,电路存取时间仅 40 ns;同时 ,重点研究了 SOI静电泄放 ( Electrostatic- Discharge,ESD)保护电路和一种改进的灵敏放大器 ,设计出一套全新 ESD电路 ,其抗静电能力高达 42 0 0— 45 0 0 V.SOI6 4KbCMOS静态存储器采用 1.2 μm SOI CMOS抗辐照工艺技术 ,芯片尺寸为 7.8m m× 7.2 4mm     

Influence of Floating Body Effect on Radiation Hardness of PD SOI nMOSFETs

H-gate and closed-gate PD SOI nMOSFETs are fabricated on SIMOX substrate,and the influence of floating body effect on the radiation hardness is studied.All the subthreshold characteristics of the devices do not change much after radiation of the total dose of 1e6rad(Si).The back gate threshold voltage shift of closed-gate is about 33% less than that of Hgate device.The reason should be that the body potential of the closed-gate device is raised due to impact ionization,and an electric field is produced across the BOX.The floating body effect can improve the radiation hardness of the back gate transistor.     

PD SOI nMOSFETs中浮体效应对辐照性能的影响

在SIMOX衬底上制备了H形栅和环形栅PD SOI nMOSFETs,并研究了浮体效应对辐照性能的影响.在106rad(Si)总剂量辐照下,所有器件的亚阈特性未见明显变化.环形栅器件的背栅阈值电压漂移比H型栅器件小33%,其原因是碰撞电离使环形栅器件的体区电位升高,在埋氧化层中形成的电场减小了辐照产生的损伤.浮体效应有利于改进器件的背栅抗辐照能力.     

高水平抗辐射CMOS/SOS集成电路

本工作采用先进的全离子注入低温工艺,研制成八个高水平4000系列小规模CMOS/SOS集成电路品种,它们是SC_(4001)、SC_(4002)、SC_(4011)、SC_(4012)、SC_(4013)、SC_(4030)、SC_(4066)及SC_(4069)。这些电路除了电学参数满足相应体硅CMOS电路以外,还具有优良的抗辐照特性,其抗γ总剂量达1×10~7rad(Si),抗γ瞬态剂量率达5×10~(10)rad(Si)/s以上。 本文简要介绍CMOS/SOS器件抗γ总剂量辐照及抗γ瞬态辐照的基本考虑以及辐照实验的结果。     

Burn—in对CMOS器件电离辐射效应的影响

MOS管或IC在辐照以前,使其在较长时间内（约200h）处于一定的高温（120℃）下并加偏压。这一作用会改变器件对电离辐射的响应。器件会产生更大的N管阈值电压漂移,IC会产生更大的漏电流（一个量级以上）,减小器件的时间参数退化。Burn-in效应具有很重要的辐射加固方面的意义：1）不考虑这个因素会过高估计器件的时间参数的衰退,从而淘汰掉一些可用的器件;2）对IC的静态漏电流估计不足可导致器伯提前失效。     

注F~+加固CMOS/SOI材料的抗辐射研究

向SIMOX材料的SiO2埋层或Si/SiO2界面注入170 keV F+,进而制成CMOS/SOI材料,采用60Co g 辐射器辐照并测量材料的I-V特性。结果表明:向CMOS/SOI材料埋层注入F+离子,能提高CMOS/SOI材料的抗电离辐照性能。而且,注入F+的剂量为11015cm2时,材料的抗辐照能力较强。这对制作应用于电离辐射环境的COMS/SOI器件极其有益。     

CMOS/SOI 64Kb静态随机存储器

对一种CMOS/SOI 64Kb静态随机存储器进行了研究,其电路采用8K×8的并行结构体系．为了提高电路的速度,采用地址转换监控(Address-Translate-Detector,ATD)、两级字线(Double-Word-Line,DWL)和新型的两级灵敏放大等技术,电路存取时间仅40ns;同时,重点研究了SOI静电泄放(Electrostatic-Discharge,ESD)保护电路和一种改进的灵敏放大器,设计出一套全新ESD电路,其抗静电能力高达4200—4500V．SOI 64Kb CMOS静态存储器采用1.2μm SOI CMOS抗辐照工艺技术,芯片尺寸为7.8mm×7.24mm．