宽带CMOS低噪声放大器的设计

文章主要介绍应用于集群接收机系统的350MHz～470MHz低噪声放大器,采用0.6μm CMOS工艺。探讨了优化低噪声放大器的噪声系数、增益与线性度的设计方法,同时对宽带输入输出匹配进行了分析。这种宽带低噪声放大器的工作带宽350MHz～470MHz,噪声系数小于3dB,增益为24dB,增益平坦度为±1dB,输入1dB压缩点大于-15dBm。     

一种5.7 GHz CMOS 全集成低噪声放大器的设计

提出并设计了一种可以完全单片集成的5.7 GHz低噪声放大器(LNA)。该电路结构利用MOSFET自身的栅寄生电阻,通过简单的LC网络变换实现输入匹配;并采用跨阻结构,实现输出匹配。该电路采用TSMC 0.35μm CMOS工艺,用ADS模拟软件进行分析与优化。结果表明,设计的低噪声放大器,其增益为11.34 dB,噪声系数为2.2 dB,功耗12 mW,输入反射系数-33dB,线性度-4 dBm。     

深亚微米CMOS低噪声放大器的设计

通过一个符合性能指标的，用于射频接收系统的CMOS低噪声放大性能的设计，讨论了深亚微米MOSFET的噪声情况，并在满足增旋和功耗的前提下，对低噪声放大噪声性能进行分析和优化，该LNA工作在2.5GHz电源电压，直流功耗为25mW，能够提供19dB的增益（S21），而噪声系数仅为2.5dB，同时输入匹配良好，S11为-45dB，整个电路只采用了一个片外电感使电路保持谐振，此设计结果证明CMOS工艺在射频集成电路设计领域具有可观的潜力。     

S波段低噪声放大器的分析与设计

介绍了S波段低噪声放大器（LNA）的设计原理和流程。对影响电路稳定性和噪声性能的、易被忽视的因素进行了详细分析。文中重点分析实际电路可能产生的非连续性、寄生参数效应等因素对电路各个性能指标的影响，并针对这些因素进行了软件仿真计算，最后给出了放大器的仿真结果和最终的微带电路。放大器设计为两极结构，采用GaAsFET器件和双电源电路设计形式，达到了预定的技术指标，工作带宽2．0～4．0GHz，增益G〉22dB，噪声系数NF〈0．7dB。     

一种3.3 V 2-GHz CMOS低噪声放大器

介绍了一个针对无线通讯应用的2-GHz低噪声放大器(LNA)的设计。该电路采用标准的0.6μm CMOS工艺，电源电压为3．3V，设计中使用了多个片上电感。对低噪声放大器的噪声进行了分析，模拟结果显示，该电路能提供18dB的正向增益(S21)及良好的反向隔离性能(S12为-44dB)，功耗为33．94mW，噪声系数为2．3dB，IIP3为-4．9dBm。     

应用与GPS前端的CMOS低噪声放大器的研究与设计

随着特征尺寸的不断减小，MOS器件已经能够在900MHz-2．5GHz这个频段工作。本文介绍了一个采用0．5μm CMOS工艺实现的用于GPS接收机的单片低噪声放大器，在信号频率为1．575GHz时，信号放大增益为19dB，噪声系数(NF)为6dB，功耗为12mW。     

低噪声放大器的设计与仿真

论述了在射频电路仿真软件ADS中实现低噪声放大器的整个设计过程,包括低噪声放大器的晶体管的选取、输入输出匹配网络设计以及实现形式等.结合版图与系统结构框图,论述该设计的微调小岛与扇形开路支节等结构应用,同时指出结构尺寸设计的理论依据.最终以图形方式给出满足指标要求的设计结果.     

CMOS低噪声放大器的噪声系数优化研究

由于CMOS晶体管的特征尺寸急速的缩放,CMOS晶体管的参数不断改进,使得最新CMOS晶体管获得的噪声系数足够低到足以应用到无线电天文学,因此,在本研究课题中选用CMOS晶体管。目前的低噪声放大器的最小噪声系数是在室温环境下,通过宽带CMOS低噪声放大器的功率匹配来获得。在本研究课题中,CMOS低噪声放大器以共源共栅极结构为基本拓扑结构,主要研究LNA的几种常用的噪声系数优化方法。通过建立小信号模型,对LNA的噪声系数进行分析,得出相应的表达式。     

低功耗CMOS射频低噪声放大器的设计

介绍了一个针对无线通讯应用的2.1 GHz低噪声放大器(LNA)的设计.该电路采用Chartered 0.25 μm CMOS工艺,电源电压为2.5 V,设计中使用了多个电感,详述了设计过程并给出了优化仿真结果. 模拟结果显示,该电路能提供21.63 dB的正向增益(S21),功耗为12.5 mW,噪声系数为2.1 dB,1 dB压缩点为-19.054 1 dBm.芯片面积为0.8 mm×0.6 mm.测试结果达到了设计指标,一致性良好.     

一个950MHz CMOS低噪声放大器的设计

介绍了一个采用0.18μm 1.8V RF CMOS工艺,适合GSM接收器,中心频率为950MHz的低噪声放大器(LNA)的设计过程,并给出了spectreRF的模拟结果.在935～960MHz频带内,LNA功率增益大于16dB,阻抗匹配系数S11小于-18dB,噪声系数(NF)小于2.7dB,IIP3为-3.06dBm,ldB压缩点为-10.955dBm,功耗小于20mW.     

Analysis and optimization of the impact of channel resistance on CMOS LNA noise performance

The intrinsic channel resistance, which is caused by the finite charging time of the carriers in the inversion layer, has remarkable impact on RF CMOS circuits, especially low noise amplifier (LNA), the first block of receiver. The impact of channel resistance on the noise performance of LNA is thoroughly studied and analyzed in this paper, and then new formulae are proposed systematically. Moreover, revised noise figure optimization technique is presented. All of this work will be very instructive for the design of high performance LNA.     

一种3.8 GHz 0.25μm CMOS低噪声放大器的设计

从优化电路结构出发,提出并设计了一种工作于3.8 GHz的低噪声放大器。与传统级联结构相比,该电路引入了级间匹配网络。级间匹配网络的实现,可以使整个电路的功率增益、噪声系数等关键性能指标得到改善。电路采用0.25μm RF CMOS工艺制作,用Hspice软件对电路进行了模拟。结果表明,该电路的正向功率增益为15.67 dB,NF为2.88 dB,IIP3为-0.21 dBm,功耗为25.79 mW。     

低功耗限制的级间匹配型2.45GHz低噪声放大器设计

文章在分析传统LNA结构的基础上,针对其存在的两个问题,提出了相应的改进方法,并用chartered0.35umRFCMOS工艺设计了一个工作于2.45GHz的LNA.改进之一是在共源共栅管之间加一匹配电感,抑制共栅管对噪声系数的影响,使噪声系数从1.759dB降低为1.63dB,增益从32.36dB增大到36_31dB.之二是在输入管的栅源之间加一电容,保证了在功耗降低的情况下,仍然能同时满足功率和噪声匹配要求,使噪声系数基本保持不变.     

射频CMOS低噪声放大器输入匹配网络的研究与设计

本文对低功耗射频CMOS低噪声放大器的输入匹配网络进行了研究。采用台积电TSMC0.18μmCMOS工艺模型,通过ADS电路仿真软件对设计的低噪声放大器电路进行了优化设计和仿真,仿真结果表明在2.4GHz中心工作频率下,该低噪声放大器满足射频接收机的系统要求,它的噪声系数NF约为2.57dB,增益S21约为16.2dB,输入反射系数S11约为-13.3dB,输出反射系数S22约为-21.9dB。电路的输入匹配和输出匹配情况良好。     

L波段0.9 mW CMOS LNA的分析与设计

给出了一种采用Γ型输入匹配网络的源简并共源低噪声放大器电路结构,分析了在低功耗情况下,高频寄生效应对低噪声放大器(LNA)输入阻抗及噪声特性的影响,并采用此结构设计了一款工作于L渡段的低功耗低噪声放大器.采用CMOS 0.18μm工艺,设计了完整的ESD保护电路,并进行了QFN封装.测试结果表明.在1.57 GHz工作频率下,该低噪声放大器的输入回波损耗小于-30 dB,输出回波损耗小于-14 dB,增益为15.5 dB,噪声系数(NF)为2.4 dB,输入三阶交调点(IIP3)约为-8 dBm.当工作电压为1.5 V时,功耗仅为0.9 mW.     

无线应用中的低噪声放大器设计与分析

低噪声放大器在接收系统中能降低系统的噪声和提高接收机灵敏度,是接收系统的关键部件.描述了一种用于无线通信射频(RF)前端的低噪声放大器(LNA)的设计,先总体阐述了低噪声放大器的主要技术和性能指标,然后在采用ATF34143微波晶体管的基础上,依据低噪声放大器的各项指标来同步进行电路的设计、优化和ADS仿真,结果表明设计的低噪声放大器完全满足性能指标要求,其功率增益可达16dB,噪声系数(NF)在0.5dB以下.     

应用于DSRC系统的5.8GHz CMOS LNA设计

基于TSMC 0.18μm CMOS RF工艺,完成了一个全集成共源-共栅低噪声放大器设计。版图后仿真结果表明:1.8V电源电压下,电路静态功耗约为17mW;在DSRC系统工作频段上,电路实现了良好的综合性能指标,输入反射系数(S11)和输出反射系数(S22)小于-15dB,增益(S21)大于14.0dB,反向隔离度(S12)达到32dB,噪声系数小于2dB,并且工作稳定。     

一种新型2.4 GHz RF低噪声放大器的设计

提出了一种新型的低噪声放大器,在输入管的栅极加入一个电容,使放大器的噪声性能与增益都得到明显的改善。该电路基于Chartered 0.18μm CMOS工艺设计,工作频率为2.4GHz。仿真表明,在电流消耗为300μA的条件下,提出的低噪声放大器具有更好的噪声系数与增益,分别比传统的电感源极衰减低噪声放大器改善1.9 dB与5.3 dB。