CMOS/SOI 64-kB SRAM抗ESD实验

设计了一种SOI栅控二极管结构的ESD保护电路，并将其应用到64 kB SRAM电路上，进行了管脚摸底实验和电路的整体抗静电实验。通过实验，研完了ESD保护电路各项参数对ESD性能的影响。实验结果表明，这种结构的ESD保护电路的抗ESD能力达到了设计要求。     

部分耗尽SOI ESD保护电路的研究

为了解决SOI技术的ESD问题,我们设计了一种适用于部分耗尽SOI的栅控二极管结构的ESD保护电路,并进行了ESD实验.通过实验研究了SOI顶层硅膜厚度、栅控二极管的沟道长度和沟道宽度,限流电阻以及电火花隙等因素对保护电路抗ESD性能的影响,我们发现综合考虑这些因素,就能够在SOI技术上获得良好的抗ESD性能.     

深亚微米SOI工艺ESD防护器件设计

在集成电路设计领域,绝缘体上硅(SOI)工艺以其较小的寄生效应、更快的速度,得到广泛应用.但由于SOI工艺器件的结构特点及自加热效应(SHE)的影响,其静电放电(ESD)防护器件设计成为一大技术难点.当工艺进入深亚微米技术节点,基于部分耗尽型SOI(PD-SOI)工艺的ESD防护器件设计尤为困难.为了提高深亚微米SOI...     

一种改进的SOI Flash存储器

提出了一种缩短SOI Flash存储器浮栅长度的改进结构。对采用改进结构的器件进行仿真,结果表明,改进型结构与传统型结构相比,其存储窗口由3.7 V提升到4.9 V,提升了32%;在相同的阈值电压改变量(编程和擦除过程中阈值电压偏移量分别为3.5 V/-3.5 V)的情况下,所需的编程时间缩短了73%,擦除时间缩短了64%,表明改进型结构的性能得到了显著提高。     

DS2430A 256位一线电可擦除只读存储器

介绍DS2430A的结构、工作原理、存储器功能命令、ROM功能命令和一线bus通信协议，给出DS2430A的主要电气参数，并提供一个存储功能的例子。     

一种高速只读存储器拓扑结构的设计

随着只读存储器密度越来越大,对读取速度的要求越来越高,位线大电容逐渐成为影响只读存储器读取速度的关键问题.设计了一种存储器拓扑结构,这种结构通过改变存储单元读取点的位置,能有效避免位线大电容充放电对读取速度的不利影响,极大地缩短了读取周期,提高了只读存储器的读取速度.该拓扑结构的优势在TSMC 0.13μm工艺仿真库里得到验证.     

基于量子细胞自动机的只读存储器设计

结合量子细胞自动机的双稳态特性和传统的CMOS工艺设计存储器的思想,设计了4×5bit的只读存储器,并利用基于量子细胞自动机的遗传模拟退火法进行了仿真验证,结果显示该电路的正确性。由于采用了量子细胞自动机这一新型纳电子器件,存储器具有高集成度、低功耗等优点。     

基于SET/MOS混合结构的只读存储器设计

结合单电子晶体管的I-V特性和传统的CMOS工艺设计存储器的思想,设计实现了4×4位的只读存储器电路.该电路各主要组成部分均由单电子晶体管和MOS管的混合结构构成,通过对该电路进行SPICE仿真分析,验证了电路设计的正确性.研究表明,只读存储器的取数时间达到了纳秒级;该电路与纯SET实现的电路相比,驱动能力得到了提高;与传统晶体管实现的电路相比,具有高集成度、低功耗等优点.     

可应用于手机的AMD低压快擦写可编程只读存储器

AMD从事快擦写可编程只读存储器(以下简称闪存)的制造已有10年的历史,到目前,AMD具有专门的世界级闪存生产线,能够提供功能最全面的闪存产品。实际上,闪存已成为AMD的主要存储器业务。AMD不仅因获得100多项闪存技术专利而被公认为闪存产品及技术上的领袖,而且为闪存工业建立了质量标准。AMD的负栅擦除闪存结构已为全球85％以上的闪存供应商所接受,在世界范围内,销售的超过60％的闪存产品可与AMD的兼容。图1反映的是20世纪90年代的全球闪存市场情况,从中可以看出AMD的重要贡献。除了市场的牵引,AMD所推行的产品增值解     

栅控二极管ESD工艺优化方法研究

为解决通过更改器件设计来提升电路抗静电放电（ESD）能力时成本高的问题,从栅控二极管的工艺出发,研究CAN总线电路抗ESD能力提升方法。通过TCAD仿真,评估了沟道掺杂对于栅控二极管抗ESD能力的影响,发现调整ESD离子注入工艺可以优化栅控二极管导通电阻,提高ESD保护窗口内的泄流能力,将电路抗ESD能力从2 000 V提高到3 000 V,为电路级芯片的失效问题提供了一种解决方案。     

基于SOI工艺集成电路ESD保护网络分析与设计

由于SOI(Silicon-On-Insulator)工艺采用氧化物进行全介质隔离,而氧化物是热的不良导体,因此SOI ESD器件的散热问题使得SOI电路的ESD保护与设计遇到了新的挑战。阐述了一款基于部分耗尽SOI(PD SOI)工艺的数字信号处理电路(DSP)的ESD设计理念和方法,并且通过ESD测试、TLP分析等方法对其ESD保护网络进行分析,找出ESD网络设计的薄弱环节。通过对ESD器件与保护网络的设计优化,并经流片及实验验证,较大幅度地提高了电路的ESD保护性能。     

深亚微米SOI工艺的输出结构ESD研究

SOI(Silicon-On-Insulator)是一种在未来很有竞争优势的工艺技术,但由于其与体硅工艺结构上的不同,给其ESD设计带来了额外的挑战。通过串联的NMOS管来提高输出管的触发电压,以提升输出缓冲器的ESD能力。     

SOI CMOS FPGA电路设计技术研究

介绍了基于SOI CMOS工艺平台的FPGA电路的设计；结合FPGA电路自身的特点，对电路从标准体硅CMOS工艺迁移到SOI CMOS工艺过程中，在逻辑、版图以及可靠性等方面所作的分析和实践进行了总结。     

栅长对SOI NMOS器件ESD特性的影响

采用TLP测试的方式,研究了不同栅长对栅接地SOI NMOS器件ESD(Electrostatic discharge,静电放电)特性的影响,结果发现栅长越大,维持电压VH越大,ESD二次击穿电流It2越大;其原因可能与薄硅层中的热分布有关。     

H型栅SOIMOS作为静电保护器件的维持电压的研究(英文)

对绝缘体上硅工艺来说,静电保护可靠性是一个关键且具有挑战性的问题。着重于研究H型栅SOIMOS的维持电压,通过实验发现此器件的维持电压与栅宽紧密联系。结合TCAD仿真解释了器件的工作机理,通过建立集约模型并由HSPICE仿真,揭示了体电阻与维持电压之间的关系。     

SOI集成电路的ESD保护技术研究进展

近年来，随着SOI技术的快速发展，SOI集成电路的ESD保护已成为一个主要的可靠性设计问题。介绍了SOI ESD保护器件方面的最新进展，阐述了在SOI ESD保护器件设计和优化中出现的新问题，并进行了详细的讨论。     

微波混合集成电路的ESD设计

主要介绍了微波混合集成电路ESD设计的一些探索工作,对两种不同功能和形式的混合集成电路的抗静电能力和电路中的薄弱部位进行了研究和分析.依据实验摸底结果并结合电路的自身特点,有针对性地进行ESD保护电路设计,既有效提高了电路的抗静电能力,又保证电路的微波电性能不受较大的影响.试验结果表明,运用这种电路后,使得HE393B宽带放大器防静电能力从300 V提高到1 500 V,HE010电压产生器达到800 V.     

HDMI接口的ESD防护设计

HDMI 1．3中实现了较高的分辨率和像素深度,集成电路制造商已经持续地缩小了它们的器件中的晶体管、互连和SiO2绝缘层的尺寸,这就导致高速器件的结构更小．因而在较低的能级也易于受到击穿效应的破坏。在发生ESD的时候,SiO2层很可能断裂,金属线很可能开路或桥接。