90 nm工艺SOC芯片多阈值低静态功耗设计

为了降低纳米级芯片设计中功耗主体之一的静态功耗,从产生静态功耗的来源出发,提出了使用多阈值技术降低静态功耗,给出利用多阈值技术的多种实现方法.以COSTARⅡ芯片为实例,利用90 nm多阈值单元库进行低静态功耗设计.结果表明,利用多阈值技术设计来降低功耗是可行的,并对各种实现方法进行比较分析,可作为低静态功耗设计的参考.     

硅设计链厂商通力合作降低90纳米芯片总功耗

近日．硅设计链产业协作组织(Silicon Design Chain Initiative)的半导体工业领导厂商宣布。经流片验证的低功耗90纳米芯片设计技术可使芯片的总功耗降低40％。     

Synopsys推出新一代物理设计解决方案IC Compiler

随着工艺技术的发展，芯片复杂度不断增加，各设计目标之间的相关性和依赖性也不断提高。在设计流程中，逻辑综合、物理综合、时钟树综合．布局布线都由互相独立的工具分步完成，各步骤之间又互相影响，为了迟到设计目标，必然要在这些工具之间进行多次迭代，增加设计周期，且无法获得最佳的结果。     

全新EDA技术挑战IC尺寸与功耗设计

Cadence设计系统公司发布了电子开发工具SPB16．2版本,全力解决电流与新出现的芯片封装设计问题。最新版本提供了高级IC封装／系统级封装（SiP）小型化、设计周期缩减和DFM驱动设计,以及一个全新的电源完整性建模解决方案。这些新功能可以提高从事单芯片和多芯片封装／SiP的数字、模拟、RF和混合信号IC封装设计师的效率。     

55nm工艺下SoC漏电功耗优化方法研究

随着工艺节点快速演进到深亚微米,芯片设计的复杂度大幅增加,高性能低功耗的构架逐渐成为主流设计要求.尤其是工艺发展到65nm及以下时,漏电功耗开始极速增大,在高性能要求不变的同时,要兼顾低功耗需求,这对芯片设计人员是个巨大的挑战.以55nm工艺的SoC设计为例,通过多阈值电压优化漏电功耗的方法,在芯片物理设计阶段,对设计的漏电功耗进行优化,使得设计性能和功耗满足需求.