JPEG2000及其编码系统的实现

随着多媒体技术应用领域的扩大，小波图像压缩研究日趋成熟。因此，国际标准化组织(ISO)指定了新一代的图像压缩标准：JPEG2000。首先介绍了JPEG2000的特点，然后介绍了JPEG2000的编码系统的实现过程，重点讨论了JPEG2000的技术核心：离散小波变换和EBCOT技术。最后，通过使用VC^ 6．0实现JPEG2000的编码算法，并对两种图像压缩格式进行了比较，给出了一个详细的实验结果。     

JPEG2000的重要性编码

讨论一种利用图像重要性测度实现静态图像压缩标准JPEG2000编码方法。JPEG2000编码器的技术核心是离散小波变换和：EBCOT，而EBCOT是由两个编码引擎T1，T2组成的，其中T2编码主要是完成码流的组织，其方法是灵活多变的，用户可以根据特殊要求组织码流，只要码流的格式符合JPEG2000的格式即可。本文根据编码图像小波域的系数和时域的像素值计算该系数的重要性，并利用重要性组织完全符合JPEG2000格式的码流。可以利用标准JPEG2000解码器对本算法形成的码流进行解码。     

JPEG2000中的EBCOT算法简介

JPEG2000标准的核心算法是EBCOT,它不仅能实现对图像的有效压缩,同时产生的码流具有分辨率可伸缩性、信噪比可伸缩性、随机访问和处理等非常好的特性。本文介绍了E BCOT编码算法的主要过程。     

一种适合JPEG2000的离散小波变换VLSI统一结构

提出了一种基于提升算法(1ifting)的离散小波变换(DWT)统一结构。它无需额外的边界延拓过程，经配置后可适用于JPEG2000中的无损或有损小波变换。通过将边界延拓过程内嵌于离散小波变换中，可以降低功耗，减少所需内存。为了达到更高的处理速度和硬件利用率，采用了流水线和折叠结构。这种高效紧凑的离散小波变换结构适用于JPEG2000编码器和各种实时图像／视频应用系统．     

JPEG2000小波变换器的VLSI结构设计

新一代静止图像压缩标准JPEG2000将离散小波变换(DWT)作为其核心变换技术,并推荐采用推举体制(lifting)快速算法来实现.空间组合推举体制算法(SCLA)大大降低了lifting的运算量.当选用9/7小波滤波器时,SCLA的乘法运算量只有lifting的7/12.本文提出了一种实现SCLA算法的VLSI结构,降低了基于lifting实现的运算量, 加快了变换的速度,减小了电路的规模.本文的二维正反小波变换器已经作为单独的IP核应用于我们目前正在开发的JPEG2000图像编解码芯片中.     

谈目前最新静止图像压缩编码技术-JPEG2000

随着多媒体和网络的发展，人们对图像质量和图像功能的要求越来越高，这要求图像压缩技术不仅具有较高的压缩性能，且还应具有新的特征。为此，出现了新一代静止图像压缩技术JPEG2000，有可能成为未来新的图像压缩标准。通过对JPEG2000中核心算法(EBCOT)的详细分析，阐述了JPEG2000压缩技术新的特征以及与现有压缩格式JPEG相比的优越性能。     

JPEG2000标准的核心算法及最新进展

阐述了JPEG2000的发展历程及组成结构、JPEG2000 Part 1的图像压缩过程及相应技术，并对JPEG2000标准最新的四个部分做了简要介绍。     

数字水印技术和JPEG2000编码过程的统一

本文提出了一种将数字水印技术和JPEG2000压缩编码实现过程相统一的方法。JPEG2000是新一代静止图像压缩编码标准,它是在EBCOT(优化截断嵌入式块编码)算法的基础上形成的。本文结合JPEG2000格式压缩码流的形成过程,以位平面为处理平台嵌入水印,根据需要在图像解码端检测水印,实现水印技术和编码算法的统一。与传统方法相比,该方法节省了将嵌入水印的图像进行二次压缩的运算成本,提高了检测水印的效率:充分利用了JPEG2000编码的优越性,在图像进行渐进的有损传输或在较高的压缩比时仍能有效地检测到水印,具有较高的鲁棒性。     

一种高效流水低存储的JPEG2000编码芯片设计

该文提出了一种高效流水低存储的JPEG2000编码芯片的设计方案。该方案通过采用双缓存的小波系数存储结构,预速率控制方法,Tier2中的RD斜率值的字节表示,以减少片上存储器;对离散小波变换,算术编码和位平面编码使用高度并行流水等设计结构以提高编码单元电路速度;字节地址空间的RD斜率值搜索提高了Tier2的打包速度;对系统实现中的时钟分配,色度转换,帧存储器控制进行了优化设计。基于该设计方案的整个编码芯片已通过FPGA验证,主要性能参数：小波类型为5/3,支持最大Tile为256256,最大图像40964096,码块为3232,系统采样率在Tier1工作时钟为100MHz时可达45Msamples/s,压缩图像与JASPER在压缩20倍时相比均小于0.5dB,在SMIC.25库综合下,等效门为10.9万,片上RAM为862kb。     

JPEG2000码流组织算法分析

JPEG2000是一种新的静态图像压缩标准，它的性能优于传统JPEG标准。文章在叙述了JPEG2000码流组织的基础之上，着重分析了其算法原理，最后结合实际码流简要分析了这样组织码流的优点。     

JPEG2000标准中MQ编码器的VLSI结构设计

MQ编码器是JPEG 2000标准中重要的无损压缩算法,可获得很高的压缩效率.但因其算法复杂度高,执行速度慢,使其应用受到很大限制.为了获得高速处理能力,设计一种高速MQ编码器的VLSI结构,采用三级流水线结构,对算法进行优化,并改进概率估计表内容.设计使用Verilog进行编程,最后通过Modelsim 6.1进行仿真.实验结果表明,该设计极大地提高了编码速度.这里的研究对于JPEG 2000在实际中的应用有着重要的意义.     

JPEG2000并行阵列式小波滤波器的VLSI结构设计

提出一种基于提升算法实现JPEG2000编码系统中的二维离散小波变换(Discrete Wavelet Transform)的并行阵列式的VLSI结构设计方法.利用该方法所得结构由两个行处理器,一个列处理器以及少量行缓存组成;行列处理器内部是由并行阵列式的处理单元组成;能使行和列滤波器同时进行滤波,用优化的移位加操作替代乘法操作.整个结构采用流水线的设计方法处理,在保证同样的精度下,大大减少了运算量和提高了硬件资源利用率,几乎达到100％,加快了变换速度,也减少了电路的规模.该结构对于N×N大小的图像,处理速度达到O(N²/2)个时钟周期.二维离散小波滤波器结构已经过FPGA验证,并可作为单独的IP核应用于正在开发的JPEG2000图像编解码芯片中.     

应用于JPEG2000的5/3提升小波的VLSI结构设计

提出一种基于提升算法（lifting scheme）实现JPEG2000编码系统中的二维离散小波变换（Discrete Wavelet Transform）的并行阵列式的VLSI结构设计方法.该结构由一个行处理器和一个列处理器组成,行、列处理器通过时分复用同时进行滤波,用优化的移位加操作替代乘法操作,采用嵌入式数据延拓算法处理边界延拓.整个结构采用流水线设计方法,减少了运算量,提高了硬件资源利用率,该结构可应用于JPEG2000图像编码芯片中.     

JPEG2000中位平面编码的VLSI结构设计

位平面编码用于对量化的离散小波变换的码块数据进行编码.通过对位平面编码算法的分析和C语言验证,给出了位平面编码的四种基本编码操作和三个编码通道具体的VLSI结构实现.对位平面编码器的VLSI结构进行了仿真和综合,在图像验证系统上用逻辑分析仪实际测量的结果与仿真结果一致.该位平面编码器可在50 MHz的主频下,完成32×32码块数据的编码.所设计的位平面编码器已经作为单独的IP核应用于目前正在开发的JPEG2000图像编码芯片中.     

JPEG2000中算术编码的VLSI结构设计

算术编码算法对于无损数据压缩是一种非常有效的方法,它已经被JPEG2000标准所采用.通过研究JPEG2000标准中的算术编码算法,设计了一种算术编码器的VLSI结构.该设计用Verilog语言进行了RTL级描述,然后用Modelsira对电路进行了仿真,经Quartus综合以后在FPGA上进行了验证.实验表明,在Ahera的芯片EP2C35F672C8上,该设计最高工作时钟可达63.37 MHz,可以作为IP核应用于JPEG2000图像编码芯片中.     

JPEG2000中小波滤波器的定点分析及其VLSI实现

对JPEG2 0 0 0中推荐的 5 /3整数滤波器和 9/7实数滤波器进行了硬件实现时所需要的有限精度分析 ;确定了小波变换过程中各个参数的最佳数据宽度 ,还确定了整个变换系统的数据通路的数据宽度。基于lifting的小波变换的特点结合嵌入式延拓算法提出了两种小波变换———折叠结构和长流水线结构 ;对两种结构进行了分析比较。最后 ,对折叠结构和相关的其它结构在所需存储单元的数量、存储单元的访问次数、处理能力以及功耗等方面进行了分析比较 ,可以看出文中提出的结构在性能上有明显优点。     

JPEG2000全通道并行EBCOT-Tier1编码器结构设计

新一代静止图像压缩标准JPEG2000采用了EBCOT算法。该算法Tier1部分在上下文生成过程中需要对位平面进行多次通道扫描,效率很低,难以满足高质量图像实时压缩的要求。目前已有多种改进方案被相继提出,主要基于PS/GOCS和多窗口通道并行扫描。该文设计出一种适用于硬件实现的单窗口全通道并行编码结构,目前已通过FPGA验证。实验表明,该结构下Tier1编码速度明显优于现有几种优化方案。同时,本设计所采用的编码逻辑在解码过程中亦可使用,便于进行编解码复用设计。