基于CPLD器件的FIR滤波器的设计

给出了一种适合于用CPLD器件实现有限冲击响应(FIR)滤波器的补码算法．用Lattice公司的ispLS18840器件设计了8阶、11位的线性相位FIR滤波器,并提出了用多片CPLD器件进行扩展设计的方法,实现了更高阶的线性相位FIR滤波器．通过小型乘法查找表和具有超前进位的流水线加法器实现FIR滤波器的设计,提高了工作速度,节约了器件资源,其最高工作频率可达60MHz．在计算机上进行了硬件仿真分析,并将仿真结果与理论计算结果进行了比较．表明该滤波器工作可靠,精度高,具有较好的实用价值．     

低功耗CMOS三值四输入全加器设计及其应用

针对传统三值全加器没有充分利用进位的不足,提出一种新型的三值四输入全加器电路结构,并用CMOS设计这种全加器,与传统的三值三输入全加器相比,将原有的输入由3个增加到4个,将原有的进位由二值信号变为三值信号.所提出的三值四输入全加器增加了处理的信息量,提高了进位端的利用率,在较大电路设计中能减少所用加法器模块的数量,并减少所用管子数和降低芯片面积.基于该新型全加器,设计了3个四位三值数串行加法电路.经Hspice模拟,所设计的电路有正确的逻辑功能,与基于传统三值三输入全加器的设计相比,在处理信息量较大的电路设计中具有很好的低功耗特性.     

超前进位原理研究

两个多位数之间的全加通常使用超前进位技术予以实现,以加快运算的速度。但是,在现有文献中进位产生函数G与进位传输函数P均用迭代运算得到而缺乏对函数意义的讨论。     

2-4混值/8值绝热加减法计数器开关级设计

通过对8值逻辑编码技术、绝热电路和加减法计数器工作原理及结构的研究,提出带进位/借位的2-4混值/8值绝热加减法计数器设计方案.首先,该方案以开关信号理论为指导,分别推导出2-4混值/8值触发型绝热正循环门和进位/借位电路的开关级结构式,然后利用多阈值NMOS管和交叉存贮结构实现相应电路,并在此基础上实现带进位/借位的2-4混值/8值加减法计数器.最后,PSPICE模拟验证所设计的电路具有正确的逻辑功能,在55.6 MHz工作频率下,与常规CMOS 2-4混值/8值加减法计数器相比,节省功耗约95%.     

程控数字交换机计费系统电路设计

针对实际的程控数字交换机计费系统，设计了一种在计算机和程控数字交换机之间进行并行通信的接口电路．该接口电路由大规模集成电路器件构成．对其硬件电路组成及工作原理作了较为详细的阐述，对计算机数据接收程序的设计也作了必要的说明，并给出了程序流图．     

低功耗互补传输门绝热逻辑和时序电路的设计

研究了采用二相非交叠功率时钟的绝热触发器及时序电路的设计，介绍了采用二相无交叠功率时钟的互补传输门绝热逻辑（CPAL）电路，并分析了其工作原理．该电路利用nMOS管自举原理对负载进行全绝热驱动，从而减小了电路整体功耗，且CPAL能耗几乎与工作频率无关．提出了性能良好的低功耗绝热D、T和JK触发器，并与其他几种绝热触发器进行功耗比较．给出了绝热时序电路的一般设计方法，并作为实例采用应用绝热D触发器设计了十进制计数器．SPICE程序模拟表明：设计的电路具有正确的逻辑功能及低功耗的优点．     

4G手机无线接入系统设计及实现

用射频微波电路集成技术设计第4代(4G)手机无线接入系统．从分布参数概念出发，主要在smith圆图上进行电路设计．由微带线进行电路的实现，电路将各功能单元集成在微带基板上，具有体积小、重量轻、可靠性高、与手机其他电路易于共形等特点．运用网络转移参量矩阵理论进行了系统响应预估，结果表明所设计的无线接入系统满足4G移动终端的性能要求．     

低功耗异或门的设计

在分析了现有典型的异或门电路的基础上，提出了基于传输管逻辑的低功耗异或门的设计．电路实现了内部节点信号的全摆幅，使之具有较强的驱动能力，且避免了后级反相器中亚阈功耗的产生，实现了电路的低功耗．在5、3．3、1．8V电源下，经PSPICE在0．24μm工艺下模拟，与已发表的异或门电路设计相比，新提出的电路功耗和功耗延迟积的改进分别高达36．5％和68．0％，说明本文设计的异或门电路在功耗和延迟方面具有优势．     

基于史密斯圆图分析射频放大器的设计

分析了史密斯圆图与射频放大器的基本理论，研究了将史密斯圆图应用于射频放大器电路的设计．着重对提高电路稳定度和线性度、降低噪声系数和改善输入输出特性进行了分析研究．通过实例分析可得该放大器的增益为20dB，噪声系数最小为2dB，电压驻波比为1．7：1．仿真结果表明该放大器的设计方法具有良好的可行性和实用性。     

一种用于公钥系统中的高速乘法器/乘加器的实现

给出了一种基于标准ASIC设计实现的高速无符号32位乘法器,在此设计的基础上略加改动可以作为实现32×32＋32的乘加器.这种乘法器使用了经过改进的Booth编码结构来产生部分积,然后对部分积压缩,最后采用高速超前进位加法器得到最终结果.这种乘法器/乘加器用于实现公钥协处理器（如RSA、ECC）,在0.25 μm工艺下频率可达到100 MHz,远远高于Design Ware库里的乘法单元.