准分子激光低抖动延时同步系统

准分子激光放大技术可将固体掺钛蓝宝石飞秒激光器通过频率转换后得到的小能量深紫外飞秒脉冲放大为大能量深紫外飞秒脉冲。为了满足准分子激光器与固体飞秒激光器之间同步工作的需要,设计了一种准分子激光低抖动延时同步系统。该系统采用现场可编程门阵列(FPGA)数字延时和可编程延时芯片延时相结合的方法,利用时间测量芯片实现对延时时间的闭环控制从而提高系统延时的稳定性,最终实现对外触发脉冲信号的精确延时。验证实验表明,该系统在1～100 Hz频率下运行稳定,输出触发脉冲信号延时范围为56 ns～2.4μs,理论延时步进为10 ps,抖动在±1 ns内,完全满足飞秒激光器与准分子激光器同步工作的需要。     

一种去抖动延时可调键盘电路的设计

键盘电路设计中,选用不同的开关,对键盘去抖动延时时间长短要求就不同。文章给出了一个基于CPLD/FPGA设计的具有去抖动延时时间任意可调的键盘电路设计,通过调整外输入时钟脉冲周期的大小来调整去抖动延时时间的长短。     

一种脉冲间隔编码的实现方法

脉冲编码主要有重频编码、周期编码、脉冲间隔编码(PCM编码)及伪随机码4种码型样式,各种脉冲编码中脉冲间隔编码的应用最为广泛。文中以基础频率为5～50 Hz、1～12 bits可变码位的脉冲间隔编码为研究对象,对脉冲间隔编码的特点及生成机理进行分析,并通过实际的硬件、软件设计讨论其实现方法,最终给出几种脉冲间隔编码的输出结果。     

双通道数字脉冲压缩的FPGA实现

脉冲压缩是雷达信号处理的重要组成部分,用FPGA实现硬件数字脉压是当前脉压技术的发展方向。阐述了一种基于FPGA的双通道数字脉冲压缩系统的原理,方案与具体实现技术,分析了其性能。工程实践表明,与传统的方法相比,该实现方法在通用性,实时性上都具有很强的优越性和推广应用前景。     

基于门延时的数字TDC电路设计

为了扩大时间数字转换(Time to Digital Converter,TDC)的测量范围并提高其分辨率,确保测量结果的正确有效,提出了一种数字TDC电路的设计方法.采用与工艺无关的环形门延时单元的设计方法,缩小了电路规模,且可以方便地移植到其它系统中.通过Verilog HDL语言对该设计进行了RTL级的描述,最后通过了时序仿真和FPGA验证.该设计方法与现有设计方法相比,使用较少的逻辑资源达到了大量程高精度的测量要求,计数结果正确稳定.     

一种通用数字脉冲压缩器的设计

提出了一种用ASIC或FPGA器件实现通用时域数字脉冲压缩器的设计方案,按此方案设计的脉压电路可适应不同压缩比、不同信号形式、双脉冲压缩、时分复用的脉冲压缩等多方面的需求,是一种较好的通用数字脉冲压缩器实现方法,适用于目前各种雷达信号的脉冲压缩。     

一种用于FPGA的快速锁定全数字延时锁定环的设计实现

本文提出了一种用于FPGA中DDR SDRAM控制器的接口快速锁定的全数字延时锁定环。该电路对数据选择脉冲(DQS)实现90度的相位偏移。为了实现延时锁定环的快速锁定,同时解决了错误锁定的问题,本文提出了一种新颖的数字时间转换器的结构。在延时环路中设计了占空比纠正电路,实现50％的占空比输出。该延时锁定环电路采用0.13μm标准CMOS工艺设计制作。测试结果表明,工作频率范围为75MHz～350MHz,数字控制延时链(DCDL)的调节精度为15ps,并且电路的闭环特性能跟踪电压、温度等环境的变化。     

三通道高速数据采集与脉冲压缩系统的实现

介绍了一种三通道高速数据采集与脉冲压缩系统的研究与实现。系统使用AD13465实现14位32MSPS数据采集，使用FPGA实现1024点和256点可变点数脉冲压缩。脉压模块采用双蝶形运算单元并行处理，其中的基4蝶形运算单元可同时完成FFT、复乘和IFFT运算，使硬件的规模减少到正常情况下的1／3。系统采用块浮点算法以提高动态范围。脉压结果使用32位IEEE754／854浮点格式输出。整个芯片完成1024点和256点脉压时间最快分别为57．70μs和12．65μs。     

基于FPGA的FM信号发生器设计与实现

摘要：为提高FM信号发生器的频率准确度和稳定度,并使其相关技术参数可调,设计了一种基于FPGA和直接数字频率合成（DDS）技术的产生方法。系统以labwindows/cvi为上位机开发环境,实现FM信号调制参数的可调,并通过PCIE接口将上位机设置的FM信号控制字和波形数据传给FPGA,FPGA内部通过控制DDS核来实现FM信号的产生。测试结果表明,FM信号的频率精度高且稳定性好,最高输出载波频率达40MHz,幅度精度能达到5mV。该FM信号发生器在软件无线电、雷达目标特征识别和雷达距离探测等领域具有很高的应用价值和广阔的应用空间。     

电力机车通用触发脉冲发生器抗干扰技术

介绍了一种用于电力机车主整流柜综合性能测试的数字式同步触发脉冲发生器，该脉冲发生器由单片机和可编程器件构成的数字式同步触发脉冲发生电路，为晶闸管提供触发信号，用于测试主整流柜综合性能；着重讨论了处于复杂、恶劣的电磁环境下保证该装置稳定可靠的软硬件抗干扰措施。实践表明，所采取的措施取得了很好的效果。     

基于FPGA的同步脉冲传输系统设计

基于FPGA的同步脉冲传输系统研究的是一个脉宽为20 ns、频率为10 kHz的同步脉冲信号的传输问题,要求收发端此信号上升沿抖动均方根值不超过100 ps。笔者利用高端现场可编程门阵列（FPGA,Field-Programmable Gate Array）芯片对该脉冲进行编码,然后使用光电转换器将其转换为激光信号在空间中进行传输,接收端进行光电转换并解码得到同步信号。经过测试,收端同步脉冲信号的上升沿均方根值抖动小于100 ps,同时其与发射端同步脉冲的上升沿有固定的相位延迟,相位差抖动也小于100 ps。     

一种在FPGA中设计NCO的方法

介绍了一种用坐标旋转数字式计算机(Coordinate Rotation Digital Computer,CORDIC)设计NCO的方法,并在Quatus Ⅱ 和Matlab软件中进行仿真验证.该方法具有精度高,结构简单,速度快,耗费资源少的优点,且非常易于用FPGA实现.     

基于FPGA和单片机的多通道同步触发信号发生器

介绍一种用于固态调制器的多路同步触发脉冲信号发生器。在单片机AT89S52和现场可编程门阵列(FPGA)的控制下,触发信号按多脉冲猝发模式高重复频率输出,并且每个子脉冲的脉宽、频率等参数均可单独实时调制。触发信号系统和高压功率系统之间采用光电同步隔离,降低了高压部分对低压部分的干扰。发生器具有操作方便,信号稳定,多路同步输出等特点。得到最多240路同步信号、最多4脉冲猝发的触发脉冲。     

全数字延时锁定环及其应用

介绍了一种区别于锁相环(PLL)和基于压控延迟线(VCDL)的延时锁定环(DLL)、全部由纯数字电路实现的DLL电路.该电路用于消除时钟时延,全数字的结构使其无条件稳定,不会累积相位误差,而且具有良好的噪声敏感度、较低的功耗和抖动性能.使其在时延补偿和时钟调整的应用中具有优势,并可全部嵌入单个芯片中.文中分析了全数字DLL的工作原理及其结构,给出了其在现场可编程门阵列(FPGA)中的应用.     

基于FPGA的全数字延时锁相环的设计

针对传统模拟延时锁相环锁相精度不高、锁相速度慢、集成度低等问题,提出一种全数字延迟锁相环,采用电子设计自动化技术进行设计,并通过QuartusⅡ软件予以编辑与分析。仿真结果表明,该延时锁相环能够快速锁定,并能达到很高的精度,且可移植性强,适用于多种应用领域如微处理器、存储器与通用IC     

一种FIR滤波器的FPGA实现

数字滤波是语音与图像处理和模式识别等应用中的一种基本的数字信号处理部件。文中提出了一种采用FPGA器件并利用窗函数实现线性FIR数字滤波器的方案,使用Xilinx公司的XCS10FPGS器件设计了一个8阶8位FIR滤波器,阶数和位数以及滤波器特性均可方便地更改。     

多路纳秒延时同步脉冲的产生与传输

为了满足高功率“Z-pinch”装置对多路同步性的要求,多路纳秒延时同步脉冲产生与传输系统采用超大规模可编程逻辑器件(Complex Programmable Logic Device,CPLD)技术与延迟线技术的结合,达到了延时精度为1ns,延时步进为1ns,延时范围为1ns～500μs,输出脉冲幅度为3～10V,脉冲前沿小于2ns,负载为50Ω,可独立输出3路延时脉冲的要求。经100m光纤传送后其抖动小于1ns,实现了计算机远程控制。     

多通道数字脉冲发生器的SoPC实现

介绍了一种采用SoPC技术实现多通道数字信号发生器的方法,系统由FPGA及相应接口电路组成,将Nios Ⅱ嵌入式软核CPU集成到FPGA中,构成片上系统(SoC),可以产生多种特定的数字脉冲信号,能够通过上位机软件控制实现不同通道、个数和频率脉冲信号的输出.经验证,介绍的方案稳定精确,能够提供通道、频率和个数可控的数字...     

一种改进的数字信道化方法

数字信道化接收机要求具有实时分析处理大量数据的能力.设计实现了一种改进型数字信道化信号处理算法,该算法采用先进行数字下变频,后抽取滤波的方法,并利用现场可编程门阵列(FPGA)的并行处理完成了算法设计.给出了关键滤波器的设计,仿真结果验证了算法的有效性.     

一种基于FPGA的频域脉冲压缩处理器的实现

针对某搜索雷达波束个数多、码型种类多的特点,设计了一种基于现场现场可编程门阵列(FPGA)的频域脉冲压缩处理模块.其中的快速傅里叶变换(FFT)/逆快速傅里叶变换(IFFT)使用流结构,同时为了减少量化误差的影响,FFT采用块浮点运算.模块使用外部双倍速率(DDR)同步动态随机存储器(SDRAM)缓存脉压前的数字波束形成(DBF)数据、脉冲压缩系数.文章还对正斜率和负斜率调频信号所对应脉压系数的关系进行了推导,结果使得脉压系数的存储空间减少了一半.