CMOS片上电源总线ESD保护结构设计

随着集成电路制造技术的高速发展,特征尺寸越来越小,静电放电对器件可靠性的危害也日益增大,ESD保护电路设计已经成为IC设计中的一个重要部分.讨论了三种常见的CMOS集成电路电源总线ESD保护结构,分析了其电路结构、工作原理和存在的问题,进而提出了一种改进的ESD保护电源总线拓扑结构.运用HSPICE仿真验证了该结构的正确性,并在一款自主芯片中实际使用,ESD测试通过±3 000 V.     

一种基于CMOS工艺的新型结构ESD保护电路

根据全芯片静电放电(ESD)损伤防护理论,设计了一种新型结构保护电路,采用0.6μm 标准CMOS p阱工艺进行了新型保护电路的多项目晶圆(MPW)投片验证. 通过对同一MPW中的新型结构ESD保护电路和具有同样宽长比的传统栅极接地MOS(GG-nMOS)保护电路的传输线脉冲测试,结果表明在不增加额外工艺步骤的前提下,本文设计的新型结构ESD保护电路芯片面积减少了约22%,静态电流更低,而抗ESD电压提高了近32%. 该保护电路通过了5kV的人体模型测试.     

一种基于CMOS工艺的新型结构ESD保护电路

根据伞芯片静电放电(ESD)损伤防护理论,设计了一种新犁结构保护电路,采用0.6μm标准CMOS p阱工艺进行了新型保护电路的多项目晶圆(MPW)投片验证.通过对同一MPW中的新型结构ESD保护电路和具有同样宽长比的传统栅极接地MOS(GG-nMOS)保护电路的传输线脉冲测试,结果表明在不增加额外工艺步骤的前提下,本文设计的新型结构ESD保护电路芯片面积减少了约22%,静态电流更低,而抗ESD电压提高了近32%.该保护电路通过了5kV的人体模型测试.     

ESD保护电路

静电放电(ESD)常常是导致设备损坏的根源之一,这些设备通常安装在工厂的地面或现场。由于这种失效常常表现为其它类型的故障,因此很难找到真正的故障原因。例如在制造过程中,终检时的不合格产品往往可以追踪至一个损坏的元件或组件,经过进一步研究后会发现是OEM制造或测试中的某道工序使其遭到了ESD侵袭。     

一种新型低漏电ESD电源箝位电路

在到达纳米级工艺后,传统的静电放电防护(ESD)电源箝位电路的漏电对集成电路芯片的影响越来越严重。为降低漏电,设计了一种新型低漏电ESD电源箝位电路,该箝位电路通过2个最小尺寸的MOS管形成反馈来降低MOS电容两端的电压差。采用中芯国际40 nm CMOS工艺模型进行仿真,结果表明,在相同的条件下,该箝位电路的泄漏电流仅为32.59 nA,比传统箝位电路降低了2个数量级。在ESD脉冲下,该新型ESD箝位电路等效于传统电路,ESD器件有效开启。     

一种新型互补电容耦合ESD保护电路

提出了一种改进型的基于亚微米工艺中ESD保护电路,它由互补式电容实现,结构与工艺简单。电路采用0.6μm1P2MCMOS工艺进行了验证,结果表明,ESD失效电压特性有较明显改善,可达3000V以上。     

CMOS集成电路中电源和地之间的ESD保护电路设计

讨论了3种常用的CMOS集成电路电源和地之间的ESD保护电路,分别介绍了它们的电路结构以及设计考虑,并用Hspice对其中利用晶体管延时的电源和地的保护电路在ESD脉冲和正常工作两种情况下的工作进行了模拟验证。结论证明：在ESD脉冲下,该保护电路的导通时间为380ns;在正常工作时。该保护电路不会导通．因此这种利用晶体管延时的保护电路完全可以作为CMOS集成电路电源和地之间的ESD保护电路。     

混合信号IC的ESD保护电路设计

从电路设计的角度,介绍了混合信号IC的输入、输出、电源箝位ESD保护电路.在此基础上,构建了一种混合信号IC全芯片ESD保护电路结构.该结构采用二极管正偏放电模式,以实现在较小的寄生电容情况下达到足够的ESD强度;另外,该结构在任意两个pad间均能形成ESD放电通路,同时将不同的电源域进行了隔离.     

ESD电路保护设计中的若干关键问题

兼顾ESD抑制器件的电容和布局因素的超高速数据传输线路保护电路设计师在设计实用而可靠的产品过程中面临着许多静电放电(ESD)问题。不仅如此,电子产品市场向更高数据吞吐量和信号速度发展的趋势更使这本已复杂的问题雪上加霜。ESD保护基本上分为两类:即在制造过程中的保护以及在“现实”环境中的保护。     

由版图引起的CMOS ESD保护电路失效的分析

ESD保护电路已经成为CMOS集成电路不可或缺的组成部分,在当前CMOS IC特征尺寸进入深亚微米时代后,如何避免由ESD应力导致的保护电路的击穿已经成为CMOS IC设计过程中一个棘手的问题.光发射显微镜利用了IC芯片失效点所产生的显微红外发光现象可以对失效部位进行定位,结合版图分析以及微分析技术,如扫描电子显微镜SEM、聚焦离子束FIB等的应用可以揭示ESD保护电路的失效原因及其机理.通过对两个击穿失效的CMOS功率ICESD保护电路实际案例的分析和研究,提出了改进ESD保护电路版图设计的途径.     

基于CMOS工艺的全芯片ESD保护电路设计

介绍了几种常用ESD保护器件的特点和工作原理,通过分析各种ESD放电情况,对如何选择ESD保护器件,以及如何设计静电泄放通路进行了深入研究,提出了全芯片ESD保护电路设计方案,并在XFAB 0.6 μm CMOS工艺上设计了测试芯片.测试结果表明,芯片的ESD失效电压达到5 kV.     

基于CMOS工艺的IC卡芯片ESD保护电路

介绍了ESD保护结构的基本原理,并提出一个基于CMOS工艺用于IC卡芯片的保护电路.讨论了一些重要的设计参数对ESD保护电路性能的影响并进行了物理上的解释.     

深亚微米CMOS IC全芯片ESD保护技术

CMOS工艺发展到深亚微米阶段,芯片的静电放电(ESD)保护能力受到了更大的限制。因此,需要采取更加有效而且可靠的ESD保护措施。基于改进的SCR器件和STFOD结构,本文提出了一种新颖的全芯片ESD保护架构,这种架构提高了整个芯片的抗ESD能力,节省了芯片面积,达到了对整个芯片提供全方位ESD保护的目的。     

基于CMOS多功能数字芯片的ESD保护电路设计

基于CSMC 2P2M 0.6 μm CMOS工艺设计了一种ESD保护电路。整体电路采用Hspice和CSMC 2P2M 的0.6 μm CMOS工艺的工艺库(06mixddct02v24)仿真,基于CSMC 2P2M 0.6 μm CMOS工艺完成版图设计,并在一款多功能数字芯片上使用,版图面积为1 mm×1 mm,参与MPW(多项目晶圆)计划流片,流片测试结果表明,芯片满足设计目标。     

CMOS集成电路的ESD设计技术

首先论述了CMOS集成电路ESD保护的必要性 ,接着介绍了CMOS集成电路ESD保护的各种设计技术 ,包括电流分流技术、电压箝位技术、电流均衡技术、ESD设计规则、ESD注入掩膜等。采用适当的ESD保护技术 ,0 8μmCMOS集成电路的ESD能力可以达到 30 0 0V。     

WLAN中带ESD保护的低噪声放大器设计

介绍了一个基于IBM0.18μmCMOS工艺,用于无线局域网(WLAN)IEEE802.11a的带ESD保护电路的低噪声放大器(LNA)。通过分析电感负反馈共源共栅放大器的输入阻抗、增益和噪声系数,以及ESD保护电路对低噪声放大器性能的影响,对该5GHz低噪声放大器进行设计和优化。测试结果表明,当电源电压为1.8V时,消耗电流为6.5mA,增益达到10dB,输入匹配达到-18dB,噪声为4.29dB,线性度IIP3为4dBm。